[發明專利]用于低功率應用的MCML保留觸發器/鎖存器

有效

• 申請號: 201310071618.2
• 申請日: 2013-03-06
• 公開（公告）號: CN103905030B
• 公開（公告）日: 2017-08-25
• 發明（設計）人: 李宗雄;王師宏;顏廣愷;陳維理;莊永旭;藍仕宏;郭芳名;周淳樸;薛福隆
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明總的來說涉及半導體領域，更具體地，涉及用于低功率應用的MCML保留觸發器/鎖存器。

背景技術

在集成電路(IC)內利用邏輯應用的金屬氧化物(MOS)電流模邏輯(MCML)部件提供了高性能、低功耗以及高頻來替代互補金屬氧化物(CMOS)部件。相對于現有半導體制造節點狀態內的MCML邏輯電路，CMOS邏輯電路的電流消耗在CMOS邏輯器件的兆赫茲(GHz)范圍內表現出更高的電流消耗，因此使MCML邏輯器件成為GHz范圍內的IC應用的更優選擇。

發明內容

根據本發明的一個方面，提供了一種保留觸發器，包括：主鎖存器，被配置為接收所述保留觸發器的輸入數據；從鎖存器，被配置為接收主鎖存器的中間輸出數據；以及電源開關，分別連接至主鎖存器或從鎖存器，并且被配置為在保留觸發器的斷電模式期間響應斷電信號禁止電流從恒流源流出，從而使主鎖存器或從鎖存器不產生功耗；其中，主鎖存器和從鎖存器分別被配置為根據輸入至保留觸發器的時鐘信號的邊沿接收或傳輸數據。

優選地，保留觸發器進一步包括分別連接至從鎖存器或主鎖存器并且被配置為接收斷電信號的下拉電路，在斷電模式期間，斷電信號引導下拉電路分別將時鐘信號從從鎖存器或主鎖存器轉移至地。

優選地，下拉電路進一步被配置為在斷電模式期間使從鎖存器或主鎖存器以恒定的電壓電平保持所存儲的數據。

優選地，該保留觸發器進一步包括金屬氧化物半導體電流模邏輯觸發器，其中，主鎖存器被配置為接收差分輸入數據并將差分中間輸出數據傳輸至從鎖存器，從鎖存器被配置為傳輸來自保留觸發器的差分輸出數據，并且主鎖存器和從鎖存器被配置為根據輸入至保留觸發器的差分時鐘信號的邊沿接收或傳輸數據。

優選地，從鎖存器或主鎖存器進一步包括被配置為在斷電模式器件以恒定的電壓電平存儲數據的交叉連接的晶體管。

優選地，保留觸發器進一步包括連接至保留觸發器的差分時鐘信號輸入并被配置為接收時鐘信號和反相時鐘信號的差分輸入時鐘緩沖器，建立從差分輸入時鐘緩沖器開始并被從鎖存器接收的下拉路徑，以及建立從差分輸入時鐘緩沖器開始并被從鎖存器接收的上拉路徑。

優選地，電源開關連接至差分輸入時鐘緩沖器的電源門并且被配置為響應第一斷電信號分別同時禁止輸入時鐘緩沖器和主鎖存器或從鎖存器的功耗。

優選地，保留觸發器進一步包括順序級聯的多個金屬氧化物半導體電流模邏輯保留觸發器，多個觸發器的對應觸發器的主鎖存器都可通過單個電源開關斷電。

優選地，電源開關連接至主鎖存器并且下拉電路連接至從鎖存器。

優選地，下拉電路連接至主鎖存器并且電源開關連接至從鎖存器。

根據本發明的又一方面，提供了一種保留鎖存器，包括連接至輸入保留鎖存器的時鐘信號并且被配置為接收斷電信號的下拉電路，在斷電模式期間，斷電信號引導下拉電路將所述時鐘信號從保留鎖存器轉移至地，并且下拉電路被進一步配置為使保留鎖存器在斷電模式期間以恒定的電壓電保持所存儲的數據。

優選地，保留鎖存器進一步包括交叉連接的器件結構配置，交叉連接的器件結構配置進一步包括被配置為在斷電模式期間存儲輸出數據的反饋回路。

根據本發明的又一方面，提供了一種使保留觸發器上電和斷電的方法，包括：在正常工作模式下操作芯片邏輯和寄存器，一個或多個輸入寄存器響應時鐘信號將輸入數據傳送到芯片邏輯部分，芯片邏輯處理輸入數據，并且芯片邏輯部分將輸出信號發送至一個或多個輸出寄存器，其中輸出寄存器包括保留觸發器；以斷電模式操作芯片邏輯和所述寄存器，包括在輸出數據穩定后不考慮時鐘電平啟動斷電信號，以在斷電模式期間引導分別連接至保留輸出數據的保留觸發器的從鎖存器或主鎖存器的下拉電路，從而將時鐘信號從從鎖存器或主鎖存器轉移至地；由于在斷電模式期間時鐘電平保持恒定而在從鎖存器或主鎖存器中保留所述輸出數據；禁止斷電信號；以及使芯片邏輯和寄存器返回到正常工作模式。

優選地，該方法進一步包括啟動斷電信號以關閉分別連接至主鎖存器或從鎖存器的電源開關，電源開關被配置為在斷電模式期間禁止電流從恒流源中流出以使主鎖存器或從鎖存器不產生功耗。

優選地，該方法進一步包括將電源開關連接至芯片邏輯，并且對電源開關進行配置以在斷電模式使芯片邏輯不產生功耗。