[發明專利]半導體集成電路裝置的制造方法

無效

• 申請號: 201310065422.2
• 申請日: 2013-03-01
• 公開（公告）號: CN103295969A
• 公開（公告）日: 2013-09-11
• 發明（設計）人: 今井彰;巖松俊明;中江彰宏
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/84
• 分類號: H01L21/84;H01L21/762
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 謝麗娜;關兆輝

1.一種半導體集成電路裝置的制造方法，包括以下工序：

(a)在SOI型半導體晶圓的第一主面側的各芯片區域內的應成為大容量器件區域的部分，去除SOI層及BOX層；

(b)在上述工序(a)之后，在上述SOI型半導體晶圓的上述第一主面側的各芯片區域內的應成為SOI器件區域的部分，以貫通上述BOX層的方式形成第一STI區域，并且在上述SOI型半導體晶圓的上述第一主面側的各芯片區域內的上述大容量器件區域中，形成第二STI區域；以及

(c)在上述工序(b)之后，在上述SOI器件區域及上述大容量器件區域上分別形成MISFET。

2.根據權利要求1所述的半導體集成電路裝置的制造方法，其中，上述第二STI區域的下端部比上述第一STI區域的下端部低。

3.根據權利要求2所述的半導體集成電路裝置的制造方法，其中，上述工序(c)包括以下的下位工序：

(c1)使上述MISFET的柵電極成圖。

4.根據權利要求3所述的半導體集成電路裝置的制造方法，其中，在上述工序(a)之后、上述工序(b)之前，不具有至少在上述大容量器件區域上形成外延半導體層的工序。

5.根據權利要求4所述的半導體集成電路裝置的制造方法，其中，在上述工序(b)中，進一步在上述SOI型半導體晶圓的上述第一主面側的切割區域的、去除了上述SOI層及上述BOX層的區域上，形成在上述工序(c)中使用的對準標記。

6.根據權利要求5所述的半導體集成電路裝置的制造方法，其中，上述對準標記主要由STI絕緣膜構成，該STI絕緣膜與上述第一STI區域及上述第二STI區域同時形成。

7.根據權利要求4所述的半導體集成電路裝置的制造方法，其中，在上述工序(a)中，進一步在上述SOI型半導體晶圓的上述第一主面側的晶圓周邊區域中，去除上述SOI層及上述BOX層。

8.根據權利要求7所述的半導體集成電路裝置的制造方法，其中，在上述晶圓周邊區域中，去除上述SOI層及上述BOX層的部分的劃定通過周邊曝光來進行。

9.根據權利要求7所述的半導體集成電路裝置的制造方法，其中，在上述晶圓周邊區域中，去除上述SOI層及上述BOX層的部分的劃定通過使用了掩模圖案的曝光來進行。

10.根據權利要求8所述的半導體集成電路裝置的制造方法，其中，上述周邊曝光在主曝光前執行，該主曝光用于劃定各芯片區域內的上述大容量器件區域。

11.一種半導體集成電路裝置的制造方法，包括以下工序：

(a)在SOI型半導體晶圓的第一主面側的各芯片區域內的應成為大容量器件區域的部分，去除SOI層及BOX層；

(b)在上述工序(a)之后，在上述SOI型半導體晶圓的上述第一主面側的各芯片區域內的應成為SOI器件區域的部分，形成第一STI區域，并且在上述SOI型半導體晶圓的上述第一主面側的各芯片區域內的上述大容量器件區域中，形成第二STI區域；以及

(c)在上述工序(b)之后，在上述SOI器件區域及上述大容量器件區域上分別形成MISFET，

其中，在上述工序(a)之后、上述工序(b)之前，不具有至少在上述大容量器件區域上形成外延半導體層的工序。

12.根據權利要求11所述的半導體集成電路裝置的制造方法，其中，上述第二STI區域的下端部比上述第一STI區域的下端部低。

13.根據權利要求12所述的半導體集成電路裝置的制造方法，其中，上述工序(c)包括以下的下位工序：

(c1)使上述MISFET的柵電極成圖。

14.根據權利要求13所述的半導體集成電路裝置的制造方法，其中，在上述工序(b)中，進一步在上述SOI型半導體晶圓的上述第一主面側的切割區域的、去除了上述SOI層及上述BOX層的區域上，形成在上述工序(c)中使用的對準標記。

15.根據權利要求14所述的半導體集成電路裝置的制造方法，其中，上述對準標記主要由STI絕緣膜構成，該STI絕緣膜與上述第一STI區域及上述第二STI區域同時形成。