[發明專利]半導體器件及其制造方法

無效

• 申請號: 201310038524.5
• 申請日: 2013-01-31
• 公開（公告）號: CN103681680A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 權五哲;李起洪;皮昇浩
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112;H01L21/8246
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;石卓瓊

1.一種半導體器件，包括：

溝槽，所述溝槽被形成在襯底中；

第一層疊結構，所述第一層疊結構被形成在所述溝槽中，并且包括多個第一材料層和多個第二材料層，所述多個第一材料層和所述多個第二材料層以一個在另一個頂部上的方式交替層疊；以及

晶體管，所述晶體管位于所述襯底上與所述第一層疊結構的頂表面相對應的高度。

2.如權利要求1所述的半導體器件，還包括位于所述第一層疊結構之上的第二層疊結構，所述第二層疊結構包括多個第三材料層和多個第四材料層，所述多個第三材料層和所述多個第四材料層以一個在另一個頂部上的方式交替層疊。

3.如權利要求2所述的半導體器件，其中，在暴露出所述多個第一材料層的所述第一層疊結構的頂表面上限定有第一接觸區，

所述第二層疊結構具有臺階式的側壁，并且在暴露出所述多個第三材料層的所述臺階式的側壁上限定有第二接觸區。

4.如權利要求3所述的半導體器件，還包括：

多個第一接觸插塞，所述多個第一接觸插塞與所述第一接觸區中的所述多個第一材料層耦接；以及

多個第二接觸插塞，所述多個第二接觸插塞與所述第二接觸區中的所述多個第三材料層耦接。

5.如權利要求1所述的半導體器件，還包括接觸插塞，所述接觸插塞與所述晶體管的柵電極耦接，所述晶體管位于與所述第一層疊結構的頂表面相對應的高度，使得所述接觸插塞的高度減小。

6.如權利要求1所述的半導體器件，其中，所述第一層疊結構的頂表面與所述襯底的表面處在大體相同的高度。

7.如權利要求1所述的半導體器件，其中，所述第一材料層包括導電層，而所述第二材料層包括層間絕緣層。

8.如權利要求7所述的半導體器件，還包括至少一個垂直溝道層，所述至少一個垂直溝道層延伸穿過所述第一層疊結構。

9.如權利要求8所述的半導體器件，還包括管道溝道層，所述管道溝道層將相鄰的垂直溝道層的底部耦接。

10.如權利要求1所述的半導體器件，其中，所述第一材料層包括溝道半導體層，而所述第二材料層包括層間絕緣層。

11.如權利要求10所述的半導體器件，還包括：

至少一個導線，所述至少一個導線在與所述多個第一材料層和所述多個第二材料層延伸的方向垂直的方向上，沿著所述第一層疊結構的側壁延伸；以及

存儲層，所述存儲層插入在所述至少一個導線與所述第一層疊結構之間。

12.一種半導體器件，包括：

溝槽，所述溝槽形成在單元區中的襯底中；

第一層疊結構，所述第一層疊結構包括多個第一導電層和多個第一層間絕緣層，所述多個第一導電層和所述多個第一層間絕緣層以一個在另一個頂部上的方式交替層疊在所述溝槽中，其中，在暴露出所述多個第一導電層的所述第一層疊結構的頂表面上限定有第一接觸區；

第二層疊結構，所述第二層疊結構包括多個第二導電層和多個第二層間絕緣層并且位于第一層疊結構之上，所述多個第二導電層和所述多個第二層間絕緣層以一個在另一個頂部上的方式交替地層疊，其中，沿著暴露出所述多個第二導電層的所述第二層疊結構的臺階式的側壁限定有第二接觸區；以及

半導體柱體，所述半導體柱體延伸穿過所述第一層疊結構和所述第二層疊結構。

13.如權利要求12所述的半導體器件，還包括晶體管，所述晶體管位于所述溝槽的外部的襯底上。

14.如權利要求13所述的半導體器件，還包括：

多個第一接觸插塞，所述多個第一接觸插塞與所述第一接觸區中的所述多個第一導電層的相應第一導電層耦接；

多個第二接觸插塞，所述多個第二接觸插塞與所述第二接觸區中的所述多個第二導電層的相應第二導電層耦接；以及

第三接觸插塞，所述第三接觸插塞與所述晶體管的柵電極耦接。

15.一種制造半導體器件的方法，所述方法包括以下步驟：

通過刻蝕襯底來形成溝槽；

在所述溝槽中形成第一層疊結構，所述第一層疊結構包括交替層疊的多個第一材料層和多個第二材料層；以及

在所述襯底上與所述第一層疊結構的頂表面相對應的高度形成晶體管。