[發明專利]一種半導體器件及其制造方法

有效

• 申請號: 201310026101.1
• 申請日: 2013-01-22
• 公開（公告）號: CN103943505B
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 劉金華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法。

背景技術

在半導體技術領域中，隨著半導體器件制造技術的不斷發展，垂直MOS晶體管（vertical MOSFET，簡稱VMOS）由于其自身的優良器件性能而具備越來越廣闊的應用前景。

然而，在實際應用中，傳統的垂直MOS晶體管（VMOS）往往由于器件內的寄生雙極型晶體管的存在而很容易產生大的漏電流。此外，傳統的垂直MOS晶體管由于柵極長度（gate length）的影響，還比較容易導致閾值電壓（Vth）較小。傳統的VMOS的上述問題，導致了其在應用時將不可避免地在一定程度上影響半導體器件的性能。

因此，需要提出一種新的半導體器件及其制造方法，以解決現有技術中存在的上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件及其制造方法。

一方面，本發明提供一種半導體器件的制造方法，其中所述半導體器件包括垂直MOS晶體管，所述方法包括制造位于所述垂直MOS晶體管的漏極與主體之間的介電層的步驟。

進一步的，所述方法包括：

步驟S101：提供半導體襯底，在所述半導體襯底上依次形成包括第一絕緣層、第一犧牲層和第二犧牲層的疊層結構；

步驟S102：刻蝕形成貫穿所述疊層結構的凹槽；

步驟S103：在所述凹槽內形成所述垂直MOS晶體管的主體，其中，所述主體的高度低于所述疊層結構；

步驟S104：在所述主體的上方、所述凹槽的內側形成相對的第一側壁和第二側壁；

步驟S105：在所述第一側壁和第二側壁之間、所述主體之上形成低于所述疊層結構的介電層。

其中，所述介電層的材料為二氧化硅。形成所述介電層的方法為熱氧化法。

其中，形成所述垂直MOS晶體管的主體的方法為硅外延生長。

進一步的，在所述步驟S105之后還包括如下步驟：

步驟S106：去除所述第一側壁和第二側壁，并在所述凹槽內形成填充材料層；

步驟S107：去除所述第二犧牲層，并在所述填充材料層的頂部及側壁形成第二絕緣層；

步驟S108：去除所述第一犧牲層；

步驟S109：在所述主體的兩側依次形成所述垂直MOS晶體管的第一柵介電層和第二柵介電層以及位于所述第一柵介電層外側的第一柵極和位于所述第二柵介電層外側的第二柵極；

步驟S110：通過離子注入在所述半導體襯底位于所述主體兩側的區域形成所述垂直MOS晶體管的第一源極和第二源極，在所述介電層的上方形成所述垂直MOS晶體管的漏極。

其中，在所述步驟S108和步驟S109之間還包括如下步驟：

進行輕摻雜處理，以在所述半導體襯底位于所述主體兩側的區域形成第一輕摻雜區和第二輕摻雜區、在所述填充材料層內形成第三輕摻雜區。

另一方面，本發明提供一種半導體器件，其中所述半導體器件包括垂直MOS晶體管，所述垂直MOS晶體管的漏極與主體之間設置有介電層。

進一步的，所述垂直MOS晶體管包括：

半導體襯底；

位于所述半導體襯底上且高于所述半導體襯底的主體；

位于所述半導體襯底在所述主體兩側的區域的第一源極和第二源極；

位于所述主體兩側的第一柵極和第二柵極；以及

位于所述主體上方的漏極。

進一步的，所述垂直MOS晶體管還包括：

位于所述第一源極與所述第一柵極之間、以及所述第二源極與所述第二柵極之間的第一絕緣層；

位于所述第一柵極與所述主體之間且垂直于所述半導體襯底的第一柵介電層以及位于所述第二柵極與所述主體之間且垂直于所述半導體襯底的第二柵介電層；

位于所述第一柵極與所述主體之間、以及所述第二柵極與所述主體之間的第二絕緣層。

其中，所述介電層的寬度小于所述主體的寬度。

其中，所述介電層的材料為二氧化硅。

其中，所述主體的材料為硅。

本發明的半導體器件，由于在垂直MOS晶體管的漏極與主體之間設置了介電層，可以有效抑制由于寄生雙極型晶體管導致的漏電流，并且可以改善閾值電壓（Vth）。本發明的半導體器件的制造方法，可以用于制造上述結構的半導體器件，因而其制造的半導體器件同樣具有上述優點。

附圖說明