[發(fā)明專利]一種處理器內(nèi)置存儲(chǔ)器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201310022746.8
• 申請(qǐng)日: 2013-01-22
• 公開（公告）號(hào): CN103092324A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設(shè)計(jì)）人: 王生洪
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫德思普科技有限公司
• 主分類號(hào): G06F1/32
• 分類號(hào): G06F1/32
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 朱小兵

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體指的是一種處理器內(nèi)置存儲(chǔ)器。

背景技術(shù)

隨著移動(dòng)通信，移動(dòng)物聯(lián)網(wǎng)等技術(shù)的發(fā)展，人們對(duì)處理器的處理速度和功耗的要求越來(lái)越高，因此，對(duì)其內(nèi)置存儲(chǔ)器的功耗和速率的要求也越來(lái)越高。尤其是在移動(dòng)通信領(lǐng)域，隨著人們對(duì)傳輸數(shù)據(jù)帶寬的要求的提高，對(duì)于核心芯片中所采用的處理器的實(shí)時(shí)處理各種通信協(xié)議的能力要求也是大大提高，其所處理的中間數(shù)據(jù)量也大幅的提升，而同時(shí)系統(tǒng)對(duì)芯片功耗的要求卻卡得更嚴(yán)。這對(duì)芯片中所用的數(shù)據(jù)存儲(chǔ)器的要求不僅是提供高速大容量數(shù)據(jù)交換，同時(shí)對(duì)低功耗也更迫切。在一個(gè)典型的處理器設(shè)計(jì)中，內(nèi)置數(shù)據(jù)存儲(chǔ)器已經(jīng)是芯片中消耗最大的功能塊。

當(dāng)前隨著半導(dǎo)體工藝的發(fā)展，一個(gè)處理器的運(yùn)算單元的速度提高的很快，而存儲(chǔ)器的速度的提高往往落后運(yùn)算單元速度的提高，存儲(chǔ)器的速度成為整個(gè)處理器運(yùn)算速度的瓶頸。為了提高存儲(chǔ)器的速度就必須增大存儲(chǔ)單元器件的尺寸，加大存儲(chǔ)器讀寫電路的電流，而這又會(huì)增加功耗。因此，如何能發(fā)現(xiàn)一種方法其既能提高處理器對(duì)內(nèi)置存儲(chǔ)器的讀寫速度而又能降低功耗已經(jīng)成了當(dāng)前設(shè)計(jì)高速低耗處理器的重要課題。

發(fā)明內(nèi)容

本發(fā)明針對(duì)上述問(wèn)題，提供一種處理器內(nèi)置存儲(chǔ)器，以合理利用讀寫速率比較低的低功耗存儲(chǔ)模塊，進(jìn)而降低處理器的功耗并提高處理器的整體運(yùn)算速度。

為了解決上述問(wèn)題，本發(fā)明采用的技術(shù)方案如下：

一種處理器內(nèi)置存儲(chǔ)器，所述處理器內(nèi)置存儲(chǔ)器包括三個(gè)存儲(chǔ)器群，所述三個(gè)存儲(chǔ)器群分別由三個(gè)相同頻率的時(shí)鐘驅(qū)動(dòng)，三個(gè)時(shí)鐘之間的相位差是120度，且這三個(gè)時(shí)鐘的頻率是處理器時(shí)鐘頻率的三分之一；

所述處理器內(nèi)置存儲(chǔ)器與處理器之間有地址解碼、存儲(chǔ)器塊選擇、讀寫控制邏輯和鎖相環(huán)分頻器電路；

所述三個(gè)時(shí)鐘驅(qū)動(dòng)內(nèi)置存儲(chǔ)器，使內(nèi)置存儲(chǔ)器運(yùn)行在處理器運(yùn)算單元三分之一的時(shí)鐘頻率下而又不影響處理單元對(duì)存儲(chǔ)器進(jìn)行讀寫操作的速率；由于每個(gè)存儲(chǔ)塊的運(yùn)行速率是處理器時(shí)鐘頻率的三分之一，因此對(duì)每個(gè)存儲(chǔ)塊的速度要求就降低到了三分之一，因而可以選用讀寫速率比較低的低功耗存儲(chǔ)塊；

所述處理器內(nèi)置存儲(chǔ)器的每個(gè)存儲(chǔ)群含有的存儲(chǔ)器塊的數(shù)量為兩個(gè)以上，每個(gè)存儲(chǔ)群中的各個(gè)存儲(chǔ)器塊之間并行連接；所述內(nèi)置存儲(chǔ)器按照處理器的指令要求進(jìn)行不同字節(jié)的數(shù)據(jù)讀寫；

所述處理器根據(jù)字節(jié)地址來(lái)選擇存儲(chǔ)塊的讀寫并對(duì)沒(méi)有被選中的存儲(chǔ)塊的時(shí)鐘進(jìn)行停止操作；所述處理器對(duì)當(dāng)前讀寫的存儲(chǔ)器群中選中的存儲(chǔ)塊輸送時(shí)鐘，并對(duì)當(dāng)前未選中的其他存儲(chǔ)塊和未選中的存儲(chǔ)群進(jìn)行時(shí)鐘停止操作控制，降低了整個(gè)內(nèi)置存儲(chǔ)器的功耗。

本發(fā)明的有益效果是：本發(fā)明提供了一種處理器內(nèi)置存儲(chǔ)器，所述處理器內(nèi)置存儲(chǔ)器包括三個(gè)存儲(chǔ)器群，所述三個(gè)存儲(chǔ)器群分別由三個(gè)相同頻率的時(shí)鐘驅(qū)動(dòng)，所述處理器內(nèi)置存儲(chǔ)器的每個(gè)存儲(chǔ)塊運(yùn)行速率是處理器時(shí)鐘頻率的三分之一，對(duì)每個(gè)存儲(chǔ)塊的速度要求降低到了處理器速度的三分之一，因而可以選用讀寫速率比較低的低功耗存儲(chǔ)塊；所述處理器對(duì)當(dāng)前讀寫的存儲(chǔ)群中的存儲(chǔ)塊輸送相應(yīng)的時(shí)鐘，并對(duì)當(dāng)前未選中的存儲(chǔ)塊進(jìn)行時(shí)鐘停止操作控制，從而有效降低了整個(gè)內(nèi)置存儲(chǔ)器的功耗。

附圖說(shuō)明

圖1為本發(fā)明提供存儲(chǔ)器電路的邏輯框圖。

圖2為本發(fā)明提供的存儲(chǔ)群的內(nèi)部存儲(chǔ)器邏輯圖。

圖3為本發(fā)明提供時(shí)鐘產(chǎn)生電路和波形。

圖4為本發(fā)明提供的三相存儲(chǔ)器的存儲(chǔ)群及存儲(chǔ)群中的單個(gè)存儲(chǔ)塊地址分配示意圖。

具體實(shí)施方式

本發(fā)明所述一種處理器內(nèi)置存儲(chǔ)器，下面結(jié)合說(shuō)明書附圖對(duì)本發(fā)明的具體實(shí)施方式做詳細(xì)描述。

本發(fā)明提供一種處理器內(nèi)置存儲(chǔ)器，所述存儲(chǔ)器包括三個(gè)時(shí)鐘分別驅(qū)動(dòng)的存儲(chǔ)群，所述三個(gè)時(shí)鐘的頻率完全相同，但三個(gè)時(shí)鐘之間的相位差為120度。

圖1給出了采用三相時(shí)鐘驅(qū)動(dòng)的數(shù)據(jù)存儲(chǔ)器電路的邏輯框圖，該電路共有3存儲(chǔ)器群。圖2是每個(gè)群內(nèi)部的存儲(chǔ)器塊的邏輯圖。從圖中可見(jiàn)整個(gè)存儲(chǔ)器共有3m個(gè)存儲(chǔ)器塊m為大于等于1的自然數(shù)。每個(gè)存儲(chǔ)器塊的數(shù)據(jù)字長(zhǎng)是8n位n為大于等于1的自然數(shù)。存儲(chǔ)塊MP0₀，MP0₁，……，MP0_m由時(shí)鐘Clock_P0驅(qū)動(dòng)。存儲(chǔ)塊MP1₀，MP1₁，……，MP1_m由時(shí)鐘Clock_P1驅(qū)動(dòng)。存儲(chǔ)塊MP2₀，MP2₁，……，MP2_m由時(shí)鐘Clock_P2驅(qū)動(dòng)。