[發明專利]基于VFI優化的C-to-RTL綜合方法

有效

• 申請號: 201310016186.5
• 申請日: 2013-01-16
• 公開（公告）號: CN103077283A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 李雙辰;何鑫宇;劉勇攀;楊華中
• 申請（專利權）人: 清華大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

技術領域

本發明涉及硬件設計自動化技術領域，具體涉及一種流水線劃分、模塊并行以及VFI（Voltage-Frequency?Islands，電壓頻率島）分配優化的且面向ASIC硬件設計的C-to-RTL綜合方法。

背景技術

在集成電路界，ASIC（Application?Specific?Integrated?Circui，專用集成電路）被認為是一種為專門目的而設計的集成電路。ASIC的特點是面向特定用戶的需求，ASIC在批量生產時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。

ASIC硬件設計，C-to-RTL綜合是非常有優勢的；C-to-RTL綜合是指將算法描述層的C程序直接轉換為晶體管層（Register?transfer?level）的HDL（硬件描述語言）程序，屬于硬件設計自動化中高層次綜合的一種。通過C-to-RTL綜合技術可以快速自動的完成傳統需要人工耗費大量時間的HDL設計工作。總體來講，C-to-RTL綜合有如下優勢：（1）、縮短了硬件設計時間、簡化了設計難度，這使得它成為解決高速增長的硬件設計需求與低速增長的設計能力之間矛盾的有效途徑；（2）、拉近了軟件設計和硬件設計的距離，使得軟硬件協同設計得到支持。鑒于上述優勢，C-to-RTL綜合無論在學術界還是在工業界都得到了廣泛的關注。

然而現存的C-to-RTL綜合技術依然存在著很多沒有解決的問題，例如：（1）、在綜合大規模C程序時，綜合結果的質量很不理想；（2）、用戶無法對綜合結果的性能（吞吐率、面積以及功耗等）做出優化設置以及給定約束條件；（3）、在系統層面對功耗的優化力度很不理想，尤其體現在面向ASIC的設計中；（4）、該技術目前沒有對VFI設計的支持。造成這些問題的根本原因主要在于：高層次或系統級的硬件架構的設計與優化并沒有被考慮以及C語言無法表達硬件中的時序、并行、架構等。

綜上所述，一種能夠對流水線劃分、模塊并行以及VFI分配優化的C-to-RTL綜合方法是亟待提供的。

發明內容

（一）要解決的技術問題

本發明的目的在于提供一種流水線劃分、模塊并行及VFI分配優化的C-to-RTL綜合方法，用于在面向ASIC設計的C-to-RTL綜合過程中，同時對流水線劃分、模塊并行及VFI分配進行優化，從而增強C-to-RTL綜合技術實用性以及適用范圍，為硬件設計提供有力的技術支持。

（二）技術方案

本發明技術方案如下：

一種基于VFI優化的C-to-RTL綜合方法，包括步驟：

S1.分別綜合C程序中每一個待綜合函數并獲取綜合后函數參數；

S2.設定優化目標及約束條件；

S3.結合所述函數參數以及優化目標和約束條件，確定流水線模塊劃分、模塊并行程度以及VFI分配；

S4.綜合流水線劃分后得到模塊并根據所述模塊并行程度進行模塊并行；

S5.結合所述VFI分配將并行的各個模塊連接為整體系統。

優選的，所述待綜合函數的連接拓撲關系為直線型。

優選的，所述函數參數包括函數運算周期、運算數據量、面積功耗以及其支持的最高頻率。

優選的，所述優化目標包括吞吐率最大化、面積最小化以及功耗最小化；所述約束條件包括吞吐率約束、面積約束以及功耗約束。

優選的，所述步驟S3中，根據混合整數線性規劃方法，結合所述函數參數以及優化目標和約束條件，確定流水線模塊劃分、模塊并行程度以及VFI分配。

優選的，所述步驟S3包括：

S311.根據所述函數參數計算流水線劃分后所有可能得到的模塊的參數；

S312.根據所述模塊的參數以及優化目標和約束條件構建混合整數線性規劃模型；

S313.求解所述混合整數線性規劃模型得到一維非負整數數組以及二維布爾值數組；

所述一維非負整數數組第n位為零表示將第n個函數以及與其連接的第n+1個函數劃分到同一模塊；第n位非零表示第n個函數所在模塊的并行度；

所述二維布爾值數組結合所述述一維非負整數數組表示各模塊對應的電壓頻率值。

優選的，所述步驟S3中，根據啟發式算法，結合所述函數參數以及優化目標和約束條件，確定流水線模塊劃分、模塊并行程度以及VFI分配。

優選的，所述步驟S3包括：