[發明專利]高占空比DDR2數字延遲鏈電路

有效

• 申請號: 201310010030.6
• 申請日: 2013-01-11
• 公開（公告）號: CN103050146A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 呂新浩;孫翼;高鵬;馬濤
• 申請（專利權）人: 昆山慧凝微電子有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 南京知識律師事務所 32207
• 代理人: 張蘇沛

技術領域

本發明涉及高占空比DDR2數字延遲鏈電路，屬于高速DDR、DDR2、DDR3數字電路設計領域。

背景技術

隨著集成電路的不斷發展和技術的不斷更新，芯片的時鐘頻率不斷提高，芯片數據吞吐量的不斷增大，同步時鐘信號的占空比平衡對于保證電路時序性能至關重要，使得在當今設計芯片的時候，DDR2需要有更精確的時鐘精度和更快速的時鐘頻率。

傳統數字延遲鏈電路一般采用數模混合設計方法，局限于某種特定工藝下，設計靈活度不高，特別是在深亞微米芯片工藝中存在著溫度反轉問題，傳統的數模混合的延遲鎖存電路變化影響比較明顯，得到的DQS信號和寫操作時鐘存在比較大的變化，如果不滿足DDR2規范的時序要求，在DDR2讀寫過程中，可能會產生數據讀寫錯誤的情況。

現有的數字延遲單元一種是由精調數字延遲單元和粗調延遲單元組成，粗調單元采用了與非門結構，精調單元采用了或非門結構，另一種是由緩沖器、與門和選擇器組成。由于工藝庫器件單元本身存在上升沿和下降沿偏差，現有的數字延遲單元輸出時鐘上升沿和下降沿有很大的偏差，并且這種偏差隨著級聯級數的增加不斷累積，嚴重影響了時鐘信號的占空比性能，特別是在高速DDR2系統中，現有的數字延遲鎖定環電路產生的DQS、DQ和DDR2存儲器主時鐘之間可能不滿足DDR2存儲器設計要求，導致數據讀寫錯誤，系統不能正常工作。

發明內容

技術問題：本發明目的是解決上述背景中提到的技術問題，提供一種高占空比DDR2數字延遲鏈電路，解決現有DDR2數字延遲鏈時鐘占空比問題，提高DDR2的工作頻率。

技術方案：本發明的目的在于，針對現有DDR2數字延遲鏈電路產生的時鐘占空比問題，現有數字延遲鏈應用頻率較低的問題，提出一種高占空比DDR2數字延遲鏈電路。該電路基于改進的數字延遲單元搭建數字延遲鏈，提高時鐘占空比和系統工作頻率，所提出的解決方案為全數字設計，不但能夠提高DDR2的時鐘占空比和工作頻率，降低電路復雜度，而且該電路的設計不在依靠特定工藝。

本發明包括數字延遲單元、時鐘鎖定數字延遲鏈、寫操作時鐘數字延遲鏈、寫操作DQS數字延遲鏈、和讀操作DQS數字延遲鏈。

所述的數字延遲單元是由延遲最小的時鐘反相器和上升沿下降沿偏差較小的時鐘選擇器串聯組成。數字延遲單元的輸入時鐘進入數字延遲單元時鐘選擇器的端口B，下一級數字延遲單元的輸出信號經過本級數字延遲單元的時鐘反相器后，連接到本級時鐘選擇器端口A；當時鐘選擇器選擇信號為1時，本級數字延遲單元輸出時鐘選擇器端口B信號，當本級數字延遲單元的選擇信號為0時，本級數字延遲單元輸出時鐘選擇器端口A數據到上一級數字延遲單元。

所述時鐘鎖定數字延遲鏈，由N級相同的數字延遲單元和具備數字延遲單元相同電路結構的相位調整數字延遲單元串聯組成。時鐘鎖定數字延遲鏈的輸入端為DDR2的系統時鐘，采用獨熱碼的數字延遲單元數量配置寄存器one_hot_clock_lock_delaycell_num連接數字延遲單元的時鐘選擇器的選擇sel端口。one_hot_clock_lock_delaycell_num的第0位連接到第1級數字延遲單元時鐘選擇器的選擇sel端口，第1位連接到第2級數字延遲單元時鐘選擇器的選擇sel端口，以此類推，第N-1位連接到第N級數字延遲單元時鐘選擇器的選擇sel端口；DDR2系統時鐘連接到每一級數字延遲單元時鐘選擇器的B端口，除第N級數字延遲單元時鐘選擇器的A端口連接到固定0，從第1級數字延遲單元到N-1級數字延遲單元的時鐘選擇器A端口連接到本級數字延遲單元時鐘反相器的輸出，除第1級數字延遲單元時鐘選擇器的輸出端接到相位調整數字延遲單元外，第N級數字延遲單元時鐘選擇器的輸出連接到第N-1級數字延遲單元時鐘反相器的輸入端，第N-1級數字延遲單元時鐘選擇器的輸出連接到第N-2級數字延遲單元時鐘反相器的輸入端，以此類推，第2級數字延遲單元時鐘選擇器的輸出連接到第1級數字延遲單元時鐘反相器的輸入端。第1級數字延遲單元的輸出連接到相位調整數字延遲單元的時鐘反相器輸入端口和時鐘選擇器A端口，時鐘選擇器B端口連接到該級時鐘反相器的輸出端口，one_hot_clock_lock_delaycell_num對應的二進制值為奇數時，相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據。