[發明專利]一種輻射加固設計的寄存器電路

有效

• 申請號: 201310008116.5
• 申請日: 2013-01-09
• 公開（公告）號: CN103077746A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 吳利華;于芳
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C19/28
• 分類號: G11C19/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明涉及集成電路技術領域，更具體地涉及一種輻射加固設計的寄存器電路。

背景技術

在數字電路的世界里，電路的實現主要包括一系列的組合邏輯電路及時序邏輯電路，組合邏輯電路狀態僅與當前的輸入有關，時序邏輯電路一般均與當前時鐘之前的輸入有關。基于這些特點，數字電路中控制狀態機的實現離不開時序邏輯電路，此外數字電路中常采用的流水線技術、時鐘同步技術等均離不開時序邏輯電路，而時序邏輯電路中最重要的組成部分就是數據寄存器，因此在當今廣泛應用的數字電路中，寄存器電路具有重要的意義。

一般廣泛使用的寄存器電路均由主從兩級鎖存器構成，基于鎖存器結構的電路在空間、宇航等應用領域中，由于大量存在的高能粒子、宇宙射線等產生的輻射效應，將會對電路中的鎖存器帶來嚴重影響。如單粒子翻轉等輻射效應，會造成鎖存數據的翻轉，由此破壞寄存器寄存的數據，且隨著集成特征電路尺寸的不斷減小，輻射效應對于寄存器電路的影響隨之加重。為滿足空間、宇航等應用領域的特殊需求，對寄存器電路的輻射加固設計變得非常重要。

發明內容

(一)要解決的技術問題

有鑒于此，本發明的主要目的在于提供一種輻射加固設計的寄存器電路，以在提高寄存器抗輻照性能的同時，避免帶來過多的面積消耗。

(二)技術方案

為達到上述目的，本發明提供了一種輻射加固設計的寄存器電路，該寄存器電路包括第一級主鎖存器1、第二級從鎖存器2、第一反相器3和第二反相器4，其中：

第一級主鎖存器1有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib；第一級主鎖存器1有1個時鐘輸入ck；第一級主鎖存器1有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb；

第二級從鎖存器2有2個數據輸入，分別來自第一級主鎖存器1的數據輸出ql及互補的數據輸出qlb；第二級從鎖存器2有1個時鐘輸入ck，來自寄存器的互補時鐘輸入ckn；第二級從鎖存器2有2個數據輸出，分別為寄存器的寄存數據rq及互補的寄存數據rqb；

第一反相器3的輸入為寄存器的數據輸入di，輸出為寄存器的互補數據輸入dib；

第二反相器4的輸入為寄存器的時鐘輸入ck，輸出為寄存器的互補時鐘輸入ckn。

上述方案中，所述第一級主鎖存器1與所述第二級從鎖存器2結構相同，均包括依次連接的第一傳輸管NMOS晶體管103、第一差分串聯電壓開關邏輯單元10、第二差分串聯電壓開關邏輯單元20和第二傳輸管NMOS晶體管203，其中：

第一差分串聯電壓開關邏輯單元10與第二差分串聯電壓開關邏輯單元20構成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間；

第一傳輸管NMOS晶體管103，其漏端或源端與第一差分串聯電壓開關邏輯單元的第一輸入in10相連，其柵極與時鐘信號ck連接，其源端或漏端與數據輸入d連接；

第二傳輸管NMOS晶體管203，其漏端或源端與第一差分串聯電壓開關邏輯單元的第二輸入in11相連，其柵極與時鐘信號ck連接，源端或漏端與互補的數據輸入db連接。

上述方案中，所述第一差分串聯電壓開關邏輯單元10包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負載NMOS晶體管105和第二負載NMOS晶體管107，其中：

第一輸入PMOS晶體管104的源端或漏端與第一負載NMOS晶體管105的源端或漏端相連，構成第一差分串聯電壓開關邏輯單元的第一輸出out10；

第一負載NMOS晶體管105的柵端接第一差分串聯電壓開關邏輯單元的第二輸出out11；

第二輸入PMOS晶體管106的源端或漏端與第二負載NMOS晶體管107的源端或漏端相連，構成第一差分串聯電壓開關邏輯單元的第二輸出out11；

第二負載NMOS晶體管107的柵端接第一差分串聯電壓開關邏輯單元的第一輸出out10。

上述方案中，所述第一輸入PMOS晶體管104的柵端為第一差分串聯電壓開關邏輯單元的第一輸入in10；所述第二輸入PMOS晶體管106的柵端為第一差分串聯電壓開關邏輯單元的第二輸入in11。

上述方案中，所述第二差分串聯電壓開關邏輯單元20包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負載NMOS晶體管205和第四負載NMOS晶體管207，其中：