[發明專利]在交錯式ADC中校準定時、增益和寬帶失配的方法及設備

有效

• 申請號: 201280055984.2
• 申請日: 2012-09-10
• 公開（公告）號: CN103988435B
• 公開（公告）日: 2017-03-29
• 發明（設計）人: A·M·A·阿里
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 金曉

相關申請的交叉引用

本申請根據35U.S.C.§119(e)請求2011年11月14日提交的美國臨時專利申請No.61/559,335的優先權，該申請的內容在此通過引用以其整體并入本文。

背景技術

在交錯式模數轉換器(ADC)中，多個轉換級并行連接至輸入信號。激活這些級的定時由每個級的時鐘輸入控制。通常，至少利用具有不同定時的時鐘信號來控制這些級。按照這樣的方式，這些級能夠處理相同輸入信號的不同時間片段。每個級的數字輸出隨后組合以形成ADC的總輸出，該總輸出表示ADC的輸入的數字近似。圖1示出了傳統交錯式ADC的框圖。三個級100/110/120并行連接至輸入Vin。每個級形成交錯式通道。出于示例的目的，僅僅前兩個通道和最后一個(第N個)通道被示出。然而，交錯式ADC可具有任意數量的通道。第一級100可包括ADC10(也稱為“閃存”)以及乘法數模轉換器(MDAC)50。MDAC50包括數模轉換器(DAC)20和放大器30。Vin被輸入至ADC10以產生對DAC20的數字輸入，DAC20繼而將ADC10的數字輸出轉換回模擬信號。隨后從Vin中減去DAC20的模擬輸出，而且得到的輸入被輸入至放大器30以產生模擬輸出電壓VO1，其可被用作下一級的輸入，如果通道是流水線通道(未示出)。然而，流水線是可選的，而且在另一實施例中，級100可直接產生數字輸出而不需要MDAC，這是因為沒有其它級可連接至級100。這些級100/110/120可包括類似的組件，而且利用級100，級110和120也可以是流水線的形式。每個級100/110/120由各個時鐘輸入(Clock1，Clock2和Clock3)控制以形成與ADC的其它通道并行操作的交錯式通道。

時鐘輸入的定時配置可變化。例如，Clock1和Clock2可能有相位偏移，這樣級2之后的下一級(未示出)可連接至與Clock1同相的時鐘，由此時鐘的相位以連續的方式交替。在另一實施例中，每個時鐘可在不同相位上操作。其它配置也是可行的。

交錯式ADC是有利的，因為通過并行處理輸入的不同部分，ADC的有效采樣率增大而不是必須采用更快的時鐘輸入。然而，交錯式ADC對不同級的相對定時之間的失配(被稱為定時或相位失配)之類的定時問題很敏感。當級不在正確的時間操作時，具體地當一個通道的級相對于另一通道的級時間失配時，所得到的ADC輸出將不精確。

影響交錯式ADC的精度的其它類型的失配包括增益失配和帶寬失配，它們的關聯在于帶寬失配產生增益失配以及定時失配。由于每個級都是RC電路(阻性元件R對應于操作來在操作的采樣和保持相位之間切換的開關的電阻，而且電容性元件C對應于用于對提供給級的輸入進行采樣的采樣電容器)這一事實而導致帶寬失配。因此，每個級具有影響輸入在被級處理時所經歷的延遲的RC時間常數，而且級的輸出取決于該時間常數。當交錯式級的時間常數偏離另一交錯式級的時間常數時出現帶寬失配，由此該級中輸入得到的增益偏離另一級的增益。帶寬失配導致增益及相位失配，因此帶寬影響了采樣信號的幅度和相位。該級中對信號進行采樣或保持的定時也可能隨著帶寬失配而改變。帶寬失配的程度取決于輸入的頻率并且在高頻下比在低頻下更嚴重。

發明內容

本發明的示例實施例實現了交錯式ADC中定時、增益和帶寬失配的下降。在示例實施例中，隨機或偽隨機抖動被注入交錯式ADC中的所選通道，而且關聯算法被采用來基于總ADC輸出估計注入的抖動在傳播通過通道時所經歷的增益。針對多個通道重復抖動注入和增益估計，而且增益估計被比較以確定通道是否彼此失配。如果判斷通道是失配的，則利用模擬和/或數字技術來調節至少一個通道以減小失配。

附圖說明

圖1示出了傳統交錯式ADC的框圖。

圖2示出了根據本發明的用于校準定時、增益和帶寬失配的示例性系統。

圖3a示出了適合與本發明的校準方法一起使用的示例性抖動注入電路。

圖3b示出了適合與本發明的校準方法一起使用的另一示例性抖動注入電路。

圖4示出了根據本發明的用于校準定時、增益和帶寬失配的示例性方法。

具體實施方式