[發明專利]最優化環形穿透基板通路

有效

• 申請號: 201280024501.2
• 申請日: 2012-06-19
• 公開（公告）號: CN103548120A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: P.S.安德里;M.G.法魯克;R.漢農;S.S.依耶;E.R.金瑟;C.K.桑;R.P.沃蘭特
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 焦玉恒

技術領域

本發明總地涉及集成電路中的穿透基板通路(TSV，through?substrate?via)，更具體地，涉及在具有至少兩個垂直堆疊基板的三維集成電路中的TSV。

背景技術

為了持續改善集成電路的效能及功能，企業最近已發展出使半導體器件芯片垂直集成的技術，一般稱作三維(3D)堆疊技術。堆疊基板可為完整或部分的晶片，其每一者一般具有多個芯片。3D堆疊在連結后可被切塊以分隔多個單元，每一單元具有垂直連結在一起的兩個以上的芯片。一般來說，半導體芯片包括建立于半導體基板上的數層集成電路(如處理器、可編程器件、存儲器件等)。連結堆疊的頂層可利用穿透基板的互連或通路(TSV)而連接至堆疊的底層。TSV的形成被認為是特別的挑戰(請參考Dukovic等人的3D集成的穿透硅通路技術(Through-Silicon-Via?Technology?for3D?Integration))。

此外，延伸通過半導體基板的通路一般必須具有高縱橫比。形成這樣一深度特征而無損害剩余基板、且接著形成一傳導路徑于深度特征內(其與基板電性絕緣)是極度困難的。已有建議蝕刻孔洞于基板中，接著將基板暴露在非常高溫中，由此形成氧化層于整體暴露表面上，其為可靠的絕緣層。這些溫度與CMOS?BEOL(后端工藝)工藝不相容，因此如此形成的氧化層必須在形成任何半導體器件(FEOL)或互連布線(BEOL)之前以“先通路(via?first)”方式完成(參考Andry等人的US2010/0032764)。銅對TSV來說為優選，因為其具有高導電率。然而，“先通路”方式對銅通路來說是有問題的，因為半導體器件非常容易受到銅遷移到基板中所造成的損害的影響。

銅更相容于后端或“中間通路(via?middle)”工藝，但TSV的銅與周圍材料之間的熱膨脹失配可產生過度熱應力并造成破裂。Edelstein等人的US7,276,787(“'787”)建議通過利用環型TSV解決此問題。特別地，'787教示蝕刻大孔洞、形成一系列的層于側壁上而無需填充孔洞(例如電性絕緣體、各種阻障層、傳導層、及隔離層)。最后，孔洞的核心可由選擇為具有類似基板的熱特征的材料所填充，使得整體結構具有一等效CTE，其系緊密匹配基板的CTE及彈性模量。

然而，即使是環型銅TSV在CMOS?BEOL工藝過程中遭遇到熱循環時也容易擠壓(例如請參考Cho的“TSV集成的技術挑戰(Technical?Challenges?in?TSV?Integration)”)。由TSV的擠壓可壓迫上覆金屬化層、減弱或短路任何內嵌互連布線。Cho提供SEM照片，其顯示由暴露至用于互連金屬化的形成(BEOL)的工藝溫度而造成的銅TSV的擠壓。由此類擠壓所造成的損害繪示于圖1A及1B。圖1A顯示固態TSV110的銅核心突出至鈍化層102的CMP表面104之上，其抬起上覆層120且壓迫嵌入于其中的互連布線122。圖1B描述通過內部核心的裂痕105及開始于環型銅TSV130的下方內部角落的裂痕106。Cho建議通過最后形成通路而最小化銅擠壓。

雖然“最后通路(via?last)”工藝一般開始于足夠低的溫度以避免銅擠壓，但“最后通路”消耗通過所有BEOL層的整體TSV覆蓋區（footprint），使其效率遠低于對工藝集成及芯片設計的目的。確定形成可在BEOL工藝過程中形成的可靠銅TSV的技術是非常有利的。

發明內容

在本發明的一方面中，提供TSV結構，其中TSV可在BEOL工藝過程中形成且可容許暴露至進一步的BEOL工藝。

在本發明一實施例中，提供了包括TSV的集成電路結構。該結構包括具有至少一半導體器件形成于其頂表面中的基板，以及設置于此頂表面上的第一介電層。TSV構成環型溝槽，其延伸通過基板及第一介電層，其中基板定義了溝槽的內及外側壁，內側壁和外側壁由在5至10微米的范圍內的一距離所分隔。包含銅或銅合金的傳導路徑于溝槽內從第一介電層的上表面延伸通過基板，其可具有90微米或更少的厚度。具有傳導地連接至傳導路徑的互連金屬化的第二介電層直接地形成于第一介電層上且上覆于環型溝槽。溝槽的內部直徑可在4至9微米的范圍內。側壁分隔可在5.5至9微米的范圍內，且溝槽的內部直徑可在5至8微米的范圍內。側壁可具有輕微的傾斜，其可在相對于頂表面的85至90度內，優選范圍在87至90度之間。傳導路徑可具有在2微米以上的平均晶粒尺寸。具有厚度在0.4至1.5微米范圍中的介電襯墊可分隔傳導路徑與基板。