[實用新型]一種基于DDS非線性特性簡化的捷變頻頻率合成器

有效

• 申請?zhí)枺?/td>: 201220733611.3
• 申請日: 2012-12-28
• 公開（公告）號: CN203014777U
• 公開（公告）日: 2013-06-19
• 發(fā)明（設(shè)計）人: 楊光;孫敏;宋燁曦
• 申請（專利權(quán)）人: 四川九洲電器集團(tuán)有限責(zé)任公司
• 主分類號: H03L7/16
• 分類號: H03L7/16
• 代理公司: 成都九鼎天元知識產(chǎn)權(quán)代理有限公司 51214
• 代理人: 徐宏;吳彥峰

技術(shù)領(lǐng)域

本實用新型涉及一種直接數(shù)字式頻率合成技術(shù)領(lǐng)域，具體涉及一種基于DDS非線性特性簡化的捷變頻頻率合成器。

背景技術(shù)

直接數(shù)字式頻率合成就是人們所說的DDS（Direct?Digital?Synthesis）。基于DDS的捷變頻頻率合成器具有頻率轉(zhuǎn)換時間速度快，頻率分辨率高，頻率轉(zhuǎn)換過程相位連續(xù)，可以直接輸出調(diào)制信號等特點，現(xiàn)在被廣泛運(yùn)用于雷達(dá)系統(tǒng)、通信系統(tǒng)等領(lǐng)域，具有廣泛的運(yùn)用前景。然而，相比以鎖相環(huán)實現(xiàn)的跳頻源，現(xiàn)有的捷變頻頻率合成器的實現(xiàn)電路比較復(fù)雜，模塊體積也較大。

實用新型內(nèi)容

本實用新型的發(fā)明目的在于：針對上述存在的問題，提供一種體積小、成本低的捷變頻頻率合成器。

本實用新型采用的技術(shù)方案是這樣的：包括時鐘電路、DDS芯片、頻率控制電路及選頻電路；所述時鐘電路的輸出端與DDS芯片的時鐘信號輸入端連接；頻率控制電路的輸出端與DDS芯片的頻率控制端連接；DDS芯片的頻率輸出端與選頻電路的輸入端連接。

優(yōu)選地，還包括放大電路及第二級帶通濾波電路；所述選頻電路的輸出端與放大電路的輸入端連接，放大電路的輸出端與第二級帶通濾波電路的輸入端連接。

優(yōu)選地，所述選頻電路為第一級帶通濾波電路。

優(yōu)選地，所述時鐘電路輸出1GHz的時鐘信號。

優(yōu)選地，所述頻率控制電路用于控制DDS芯片產(chǎn)生50~200MHz的跳頻信號。

優(yōu)選地，第一級帶通濾波電路及第二級帶通濾波電路的通帶頻率范圍均為1050~1200MHz。

優(yōu)選地，所述時鐘電路包括20MHz晶振、鎖相環(huán)、環(huán)路濾波器、壓控振蕩器以及功分器；所述鎖相環(huán)、環(huán)路濾波器、壓控振蕩器以及功分器順序連接；其中，所述20MHz晶振與鎖相環(huán)的參考時鐘信號輸入端連接；所述功分器的一個輸出端作為時鐘電路的輸出端，另一個輸出端與鎖相環(huán)的信號輸入端連接。

優(yōu)選地，所述頻率控制電路為CPLD。

綜上所述，由于采用了上述技術(shù)方案，本實用新型的有益效果是：

1、省去了傳統(tǒng)捷變頻頻率合成器中的混頻電路部分，簡化了模塊電路。

2、在簡化電路的同時，不影響雜散抑制等指標(biāo)的實現(xiàn)。

附圖說明

圖1是本實用新型第一實施例電路原理框圖。

圖2是本實用新型第二實施例電路原理框圖。

圖3是本實用新型第三實施例電路原理框圖。

具體實施方式

下面結(jié)合附圖，對本實用新型作詳細(xì)的說明。

為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。

如圖1所示，本實用新型公開的捷變頻頻率合成器的第一實施例是這樣的：包括時鐘電路、DDS芯片、頻率控制電路及選頻電路。所述時鐘電路的輸出端與DDS芯片的時鐘信號輸入端連接；頻率控制電路的輸出端與DDS芯片的頻率控制端連接；DDS芯片的頻率輸出端與選頻電路的輸入端連接。具體的，所述選頻電路用于將DDS芯片輸出的信號中除目標(biāo)信號以外的信號濾除，其可以為第一級帶通濾波電路。

如圖2，在本實用新型的第二實施例中，還包括放大電路及第二級帶通濾波電路；所述選頻電路的輸出端與放大電路的輸入端連接，放大電路的輸出端與第二級帶通濾波電路的輸入端連接。在本實施例中，放大電路優(yōu)選為兩級放大電路。本實施例中增設(shè)的第二級帶通濾波電路的通帶頻率范圍與第一級帶通濾波電路相同，目的是盡量將除目標(biāo)信號以外的其他信號濾除干凈。

如圖3，在本實用新型第二實施例的基礎(chǔ)上，其中的時鐘電路包括20MHz晶振、鎖相環(huán)、環(huán)路濾波器、壓控振蕩器以及功分器；所述鎖相環(huán)、環(huán)路濾波器、壓控振蕩器以及功分器順序連接；其中，所述20MHz晶振與鎖相環(huán)的參考時鐘信號輸入端連接；所述功分器的一個輸出端作為時鐘電路的輸出端，另一個輸出端與鎖相環(huán)的信號輸入端連接。

在本實用新型另一個實施例中，所述頻率控制電路可以為CPLD。