[實用新型]基于FPGA的雙千兆網口傳輸高清視頻及多媒體信號的發送裝置

有效

• 申請號: 201220470821.8
• 申請日: 2012-09-14
• 公開（公告）號: CN202816325U
• 公開（公告）日: 2013-03-20
• 發明（設計）人: 許勇;陳錚;劉靈輝
• 申請（專利權）人: 福建星網視易信息系統有限公司
• 主分類號: G09G3/32
• 分類號: G09G3/32;G06F3/14
• 代理公司: 福州市鼓樓區京華專利事務所(普通合伙) 35212
• 代理人: 宋連梅

【技術領域】

本實用新型涉及LED顯示屏技術領域，具體涉及一種基于FPGA的雙千兆網口傳輸高清視頻及多媒體信號的發送裝置。

【背景技術】

隨著全彩LED顯示屏的應用越來越廣泛，人們對LED顯示屏控制系統的要求越來越高，這也促使著LED顯示屏控制系統的不斷升級和改造，主要體現在提高性能和節約成本上。LED顯示屏控制系統的組成一般有如下幾個部分：視頻發送裝置、視頻接收分配裝置、LED面板。顯然，作為前端的視頻發送裝置在整個環節中起著舉足輕重的作用。

LED顯示屏控制系統的視頻發送裝置一般由DVI裝置、FPGA控制器、外存儲體裝置和網絡輸出裝置構成，FPGA控制器將輸入的圖像數據交替寫入外存儲體，同時也從外存儲體中交替讀出圖像數據，再通過網絡格式依次將數據輸出，原理框圖如圖1所示。

通常，控制LED顯示屏的計算機的分辨率設置為1024*76860Hz或者1280*102460Hz。對于1280*102460Hz的實時視頻源，總的數據量為：1280*1024*60*24=1887436800bit；其中一幀的數據量為：1280*1024*24=31457280bit。

考慮到分辨率為1280*102460Hz時的像素時鐘為108MHz，并且整個實現過程需要2倍的存儲空間進行乒乓操作，故通常采用兩片32位寬的SDRAM作為外接存儲體。

帶有外接存儲體的發送卡具有緩存一幀數據的能力，并將輸出與輸入隔離開，有利于從全屏的數據中按照不同需求截取所需數據進行處理。但同時，滯后一幀數據也是實時傳輸中的一個缺點，尤其是在需要嚴格實時傳輸的場合。另外，增加兩片SDRAM也給設計增加了成本。

在現有LED顯示屏發送卡的基礎上，還設計了一種無外接存儲體的LED顯示屏發送卡，如圖2所示。該發送卡由DVI裝置、FPGA控制器、兩路千兆網輸出裝置構成。DVI解碼芯片將解碼得到的數據和控制信號傳給FPGA控制器，FPGA控制器通過內部的RAM進行緩存，并做了更換時鐘域和位寬變換的操作，然后將處理后的數據通過千兆網輸出。

對1280*102460Hz的實時視頻源，這里采用垂直分區的方法，即將滿屏數據平均分成兩路千兆網輸出，每一路千兆傳輸640*1024，如圖3所示。

由圖2的基本框圖看出，該發送卡的設計除了搭建好硬件平臺外，最重要的是FPGA控制器內部程序的設計。無外接存儲體發送卡的FPGA控制器的內部原理框圖如圖4所示。

FPGA控制器的內部邏輯包括數據輸入裝置、雙口RAM及其控制裝置、24bit轉8bit裝置、千兆網輸出裝置。數據輸入裝置將輸入的DVI信號（包括數據、時鐘、使能、行場同步信號）分配給后端的RAM和RAM控制裝置，并控制著整個系統的同步；RAM控制裝置控制RAM的讀寫操作，尤其是對開始寫、寫停、開始讀、讀停這四個狀態的控制；從RAM輸出的數據經過并串轉換后傳輸給千兆網輸出裝置，千兆網輸出裝置則按照一定的網絡格式將接收到的數據進行打包輸出。

圖3提到的將數據分區發送，該方法能夠將滿屏數據平均分成兩路千兆網輸出。以下就以垂直分區的方法分析其數據流向、時鐘變化和傳輸時間差。

對于一路千兆網數據而言，采用1個雙口RAM設計，RAM的深度設置為640，輸入和輸出字長均設置為24bit，讀寫時鐘和使能分別獨立，如圖5所示。

其中，數據輸入和寫時鐘分別為DVI解碼芯片解碼后的24bit圖像數據DVI_DATA[23:0]和時鐘WRAM_CLK，讀RAM的時鐘為千兆網時鐘RMII_CLK（125M）三分頻后得到的時鐘RRAM_CLK(41.66MHz)，這樣，后端再通過一個24bit轉8bit裝置即可將數據進行實時傳輸。

如圖6所示，通過RRAM_CLK（41.66MHz）時鐘從RAM中讀出一個像素的數據，然后再通過3個RMII_CLK（125M）傳輸給千兆網，即做了一個實時的并串轉化。如此流水操作下去，當從RAM中讀完640個像素時，千兆網控制裝置將停止讀RAM操作，等待下一行數據的到來。當DVI解碼后的下一行數據一旦往RAM中存儲的時候（至少已經往其中存儲了1個像素），千兆網控制裝置又開始從RAM中讀取數據，如此循環，直到第1024行數據的640個像素數據被傳輸完。