[實(shí)用新型]一種提高數(shù)據(jù)存儲(chǔ)時(shí)間的非揮發(fā)性記憶體

有效

• 申請(qǐng)?zhí)枺?/td>: 201220333824.7
• 申請(qǐng)日: 2012-07-11
• 公開(kāi)（公告）號(hào): CN202712187U
• 公開(kāi)（公告）日: 2013-01-30
• 發(fā)明（設(shè)計(jì)）人: 方英嬌;方明
• 申請(qǐng)（專(zhuān)利權(quán)）人: 無(wú)錫來(lái)燕微電子有限公司
• 主分類(lèi)號(hào): H01L27/115
• 分類(lèi)號(hào): H01L27/115;H01L29/423
• 代理公司: 無(wú)錫市大為專(zhuān)利商標(biāo)事務(wù)所 32104
• 代理人: 曹祖良

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種非揮發(fā)性記憶體及其制備方法，尤其是一種提高數(shù)據(jù)存儲(chǔ)時(shí)間的非揮發(fā)性記憶體，屬于集成電路的技術(shù)領(lǐng)域。

背景技術(shù)

對(duì)于片上系統(tǒng)（SoC）應(yīng)用，它是把許多功能塊集成到一個(gè)集成電路中。最常用的片上系統(tǒng)包括一個(gè)微處理器或微控制器、靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進(jìn)程，這通常使用疊柵或分裂柵存儲(chǔ)單元，與傳統(tǒng)的邏輯工藝不兼容。

非揮發(fā)性記憶體（NVM）工藝和傳統(tǒng)的邏輯工藝是不一樣的。非揮發(fā)性記憶體（NVM）工藝和傳統(tǒng)的邏輯工藝合在一起的話(huà)，將使工藝變成一個(gè)更為復(fù)雜和昂貴的組合；由于SoC應(yīng)用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。同時(shí)，由于現(xiàn)有非揮發(fā)性記憶體的工作原理使得寫(xiě)入數(shù)據(jù)容易丟失，影響使用的可靠性。

發(fā)明內(nèi)容

本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種提高數(shù)據(jù)存儲(chǔ)時(shí)間的非揮發(fā)性記憶體，其結(jié)構(gòu)緊湊，能與CMOS邏輯工藝兼容，提高數(shù)據(jù)保留時(shí)間，降低使用成本，提高非揮發(fā)性記憶體的使用可靠性。

按照本實(shí)用新型提供的技術(shù)方案，所述提高數(shù)據(jù)存儲(chǔ)時(shí)間的非揮發(fā)性記憶體，包括半導(dǎo)體基板，所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲(chǔ)的記憶體細(xì)胞；所述記憶體細(xì)胞包括PMOS訪(fǎng)問(wèn)晶體管、控制電容及編程電容；所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干隔離溝槽，所述隔離溝槽內(nèi)設(shè)置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域；記憶體細(xì)胞內(nèi)的PMOS訪(fǎng)問(wèn)晶體管、控制電容及編程電容通過(guò)領(lǐng)域介質(zhì)區(qū)域相互隔離；半導(dǎo)體基板的第一主面上淀積有柵介質(zhì)層，所述柵介質(zhì)層覆蓋隔離溝槽的槽口并覆蓋半導(dǎo)體基板的第一主面；PMOS訪(fǎng)問(wèn)晶體管、編程電容兩側(cè)隔離溝槽的頂角正上方均設(shè)置P+浮柵電極，所述P+浮柵電極位于柵介質(zhì)層上，并與相應(yīng)隔離溝槽的頂角相對(duì)應(yīng)。

所述P+浮柵電極為P導(dǎo)電類(lèi)型的導(dǎo)電多晶硅。

所述控制電容兩側(cè)隔離溝槽的頂角正上方設(shè)置P+浮柵電極，所述P+浮柵電極與控制電容兩側(cè)隔離溝槽的頂角相對(duì)應(yīng)。

所述半導(dǎo)體基板的材料包括硅，半導(dǎo)體基板為P導(dǎo)電類(lèi)型基板或N導(dǎo)電類(lèi)型基板；所述半導(dǎo)體基板為P導(dǎo)電類(lèi)型基板時(shí)，所述PMOS訪(fǎng)問(wèn)晶體管、控制電容及編程電容通過(guò)P型導(dǎo)電類(lèi)型基板內(nèi)的第二N型區(qū)域及第二N型區(qū)域上方的第三N型區(qū)域與P型導(dǎo)電類(lèi)型基板相隔離。

所述柵介質(zhì)層上設(shè)有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS訪(fǎng)問(wèn)晶體管、控制電容及編程電容上方對(duì)應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，側(cè)面保護(hù)層覆蓋浮柵電極的側(cè)壁；PMOS訪(fǎng)問(wèn)晶體管包括第一N型區(qū)域及位于所述第一N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)，控制電容包括第二P型區(qū)域及位于所述第二P型區(qū)域內(nèi)上部的第一P型摻雜區(qū)域與第二P型摻雜區(qū)域；編程電容包括第三P型區(qū)域及位于所述第三P型區(qū)域內(nèi)上部的第五P型摻雜區(qū)域與第六P型摻雜區(qū)域；第一P型摻雜區(qū)域、第二P型摻雜區(qū)域、第五P型摻雜區(qū)域、第六P型摻雜區(qū)域、P型源極區(qū)及P型漏極區(qū)與上方的浮柵電極相對(duì)應(yīng)，并分別與相應(yīng)的柵介質(zhì)層及領(lǐng)域介質(zhì)區(qū)域相接觸。

所述柵介質(zhì)層的材料包括二氧化硅；所述側(cè)面保護(hù)層為氮化硅或二氧化硅。

所述浮柵電極的材料包括N導(dǎo)電類(lèi)型的導(dǎo)電多晶硅。

本實(shí)用新型的優(yōu)點(diǎn)：半導(dǎo)體基板內(nèi)的上部設(shè)有若干隔離溝槽，所述隔離溝槽內(nèi)設(shè)置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域，記憶體細(xì)胞內(nèi)的PMOS訪(fǎng)問(wèn)晶體管、控制電容及編程電容通過(guò)領(lǐng)域介質(zhì)區(qū)域相互隔離；隔離溝槽的頂角正上方設(shè)有P+浮柵電極，所述P+浮柵電極位于柵介質(zhì)層上，并與隔離溝槽的頂角相對(duì)應(yīng)分布，P+浮柵電極的寬度能完全遮擋頂角處較薄的氧化層，P+浮柵電極為P導(dǎo)電類(lèi)型的導(dǎo)電多晶硅，P+浮柵電極上的電子為少子，這樣當(dāng)非揮發(fā)性記憶體存儲(chǔ)電子時(shí)，由于P+浮柵電極的存在，電子很難再通過(guò)頂角處的氧化層漏電，從而提高了非揮發(fā)性記憶體的數(shù)據(jù)存儲(chǔ)時(shí)間，結(jié)構(gòu)緊湊，能與CMOS邏輯工藝兼容，降低使用成本，提高非揮發(fā)性記憶體的使用可靠性。

附圖說(shuō)明

圖1為本實(shí)用新型實(shí)施例1的結(jié)構(gòu)示意圖。

圖2為本實(shí)用新型實(shí)施例2的結(jié)構(gòu)示意圖。

圖3~圖14為本實(shí)用新型實(shí)施例1的具體實(shí)施工藝剖視圖，其中：

圖3為本實(shí)用新型采用P導(dǎo)電類(lèi)型基板的剖視圖。

圖4為本實(shí)用新型得到第二N型區(qū)域后的剖視圖。

圖5為本實(shí)用新型得到第一N型區(qū)域及第三N型區(qū)域后的剖視圖。

圖6為本實(shí)用新型得到第二P型區(qū)域與第三P型區(qū)域后的剖視圖。