[實用新型]共用FLASH存儲的統一自適應并行配置多個FPGA的電路

有效

• 申請號: 201220227850.1
• 申請日: 2012-05-18
• 公開（公告）號: CN202649764U
• 公開（公告）日: 2013-01-02
• 發明（設計）人: 王秋石;李毅
• 申請（專利權）人: 杭州唐芯微電子技術有限公司
• 主分類號: G05B19/05
• 分類號: G05B19/05
• 代理公司: 杭州宇信知識產權代理事務所(普通合伙) 33231
• 代理人: 張宇娟

技術領域

本實用新型涉及一種FPGA的配置電路，尤其是一種多個FPGA共用一個FLASH存儲的并行配置的電路。

背景技術

現場可編程門陣列（Field－Programmable?Gate?Array，FPGA），簡稱FPGA，是基于SRAM（靜態存儲器）的應用技術，程序不能保存，需要在上電時對FPGA進行配置。FPGA的配置方式一般有兩類：一是通過專用下載電纜由計算機直接對其進行配置，并將程序保存在可讀寫的專用的電可擦可編程只讀存儲器(Electrically?Erasable?Programmable?Read-Only?Memory，EEPROM)中，以便FPGA在脫機上電時通過內嵌的配置模塊，以主動方式完成配置后開始工作；二是通過被動模式采用外部微處理器對其進行配置，該方式可將專用EEPROM改為具有SPI串行總線的閃存FLASH，除在上電時完成對FPGA的配置外，還可利用串口實現在線升級。

現有的FPGA配置電路一般都是每片FPGA都單獨對應一片具有SPI串行總線的FLASH，不足之處是帶來了資源的浪費，增加了系統開銷。

實用新型內容

本實用新型所要解決的技術問題是提供一種兩片FPGA共用一片FLASH存儲的并行配置的電路。

為解決上述技術問題，本實用新型所采用的技術方案是公開一種共用FLASH存儲的自適應并行配置多個FPGA的電路，包括存儲器和FPGA芯片，所述存儲器為具有BPI并行總線的存儲器，所述存儲器數量為一片，連接多片FPGA芯片并對其進行配置控制和數據交換。

作為優選，所述存儲器數量為一片，連接兩片FPGA芯片并對其進行配置控制和數據交換。

作為優選，所述存儲器為具有BPI并行總線的非易失閃速存儲器，即FLASH芯片。

作為優選，所述FLASH芯片和FPGA芯片的連接關系為：FLASH芯片的控制命令線/WE、/OE、/CE分別連接FPGA芯片的FWE_B、FOE_B、FCS_B管腳；FLASH芯片的數據線DQ[15:0]和地址線A[n:0]分別連接FPGA芯片的D[15:0]和A[25:0]輸出端口。

作為優選，所述FPGA芯片為具有BPI-UP和BPI-DOWN兩種配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的M[2:0]＝010時，FPGA的配置工作模式；所述BPI-DOWN是指FPGA芯片的M[2:0]＝011時，FPGA的配置工作模式。

作為優選，所述FPGA芯片還連接編程信號插座。

作為優先，所述編程信號插座為JTAG。

作為優先，還包括電阻，所述電阻為上拉電阻，接存儲器和FPGA芯片于VCCO_0端口。

有益效果：在只用一片具有BPI并行總線FLASH的情況下，實現了并行配置兩片FPGA的電路，減少了一片FLASH，降低了成本，并減少了配置時間。

附圖說明

結合附圖，本實用新型的其他特點和優點可從下面通過舉例來對本實用新型的原理進行解釋的優選實施方式的說明中變得更清楚。

圖1為本實用新型共用FLASH存儲的統一自適應并行配置多個FPGA的電路的一種實施方式的原理示意圖；

圖2為本實用新型共用FLASH存儲的統一自適應并行配置多個FPGA的電路的一種實施方式中一片FPGA工作在BPI-UP工作狀態時與FLASH的電路連接示意圖；

圖3為本實用新型共用FLASH存儲的統一自適應并行配置多個FPGA的電路的一種實施方式中一片FPGA工作在BPI-DOWN工作狀態時與FLASH的電路連接示意圖；

圖4為本實用新型共用FLASH存儲的統一自適應并行配置多個FPGA的電路的一種實施方式中兩片FPGA與一片FLASH的電路連接示意圖。

具體實施方式

下面將結合附圖對本實用新型的實施方式進行詳細描述：

如圖1所示，本實用新型共用FLASH存儲的統一自適應并行配置多個FPGA的電路的一種實施方式包括電子元件FPGA1、FPGA2、FLASH、JTAG1和JTAG2。其中JTAG1、JTAG2分別對FPGA1、FPGA2進行配置調試，而FLASH通過BPI總線和FPGA1、FPGA2都相連。