[實用新型]一種高密度、高魯棒性的亞閾值存儲電路

有效

• 申請號: 201220051620.4
• 申請日: 2012-02-17
• 公開（公告）號: CN202549309U
• 公開（公告）日: 2012-11-21
• 發明（設計）人: 柏娜;吳秀龍;譚守標;李正平;孟堅;陳軍寧;徐超;代月花;仇名強
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/40
• 分類號: G11C11/40
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 奚幼堅

技術領域

本實用新型涉及一種高密度、高魯棒性的亞閾值存儲電路，屬于集成電路設計領域。

背景技術

存儲電路是現代數字系統的重要組成部分，存儲密度不斷增加的同時功耗問題越來越成為人們關注的熱點，特別是隨著便攜式設備的普及。亞閾值設計通過降低數字電路的電源電壓到晶體管的閾值電壓以下來成平方關系的降低電路的動態及靜態功耗。研究表明，數字電路能耗最優的工作電壓位于亞閾值區域，因此亞閾值設計在近年成為了人們研究的熱點，特別是亞閾值存儲電路的研究。

雖然亞閾值存儲電路在降低功耗方面有巨大的優勢，但是電源電壓低至亞閾值區域對設計高魯棒性，高穩定性的電路提出了挑戰。亞閾值條件下，晶體管的漏端電流不再呈現超閾值區的平方關系，而是呈指數關系，因此亞閾值電路更容易受PVT變化的影響。當電源電壓降低到亞閾值時，晶體管的驅動電流迅速下降，標志電路能否正常工作的開啟關斷電流比Ion/Ioff由超閾值區的10⁷下降到亞閾值區的10³-10⁴，因此傳統的超閾值區通過平衡上拉網絡(Pull-Up?Network，PUN)和下拉網絡(Pull-Down?Network，PDN)來達到電路設計最優的方式已不再適用于亞閾值區。有文獻指出在亞閾值區，傳統通過尺寸設計來平衡讀寫操作的六管存儲單元讀出操作失敗。另一方面，亞閾值區晶體管的驅動能力大大降低，如何才能將數據有效寫入交叉耦合的反相器對也成為亞閾值設計考慮的重點，特別是在snfp工藝角下。因為亞閾值晶體管開啟關斷電流比Ion/Ioff只有10³-10⁴，要保證最壞情況下(讀出單元與其他單元存儲內容相反)的讀出操作，每根位線上的存儲單元數將大大降低，特別是在單端讀出操作情況下，如何保證讀位線的高電位不被其他單元泄漏電流拉低也成為亞閾值存儲單元設計考慮的重要問題。

發明內容

本實用新型要解決的問題是：亞閾值條件下，存儲單元的寫能力大大減弱，現有技術多數采用外圍寫輔助電路來提高亞閾值存儲單元的寫能力。本實用新型為克服現有技術的缺陷，提供一種高密度、高魯棒性的亞閾值存儲電路，提高單端讀操作在最壞情況下的開啟電流與非進行讀操作單元泄漏電流之和的比，使得單根位線上所能串聯的存儲單元數大大提升。

為實現上述目的，本實用新型采取的技術方案是：一種高密度、高魯棒性的亞閾值存儲元電路，其特征是，包括四個PMOS管P0～P3，六個NMOS管N0～N5，其中PMOS管P0與NMOS管N0，PMOS管P1與NMOS管N1以及PMOS管P2與NMOS管N2分別構成第一、第二、第三反相器，第一反相器與第二反相器與NMOS管N4組成交叉耦合的反相器鏈，電路的連接關系如下：

第一反相器中，PMOS管P0的襯底與柵端連接在一起并與NMOS管N0的柵端連接后作為第一反相器的輸入端，PMOS管P0的漏端與NMOS管N0的漏端連接后作為第一反相器的輸出端，PMOS管P0的源端連接電源VDD，NMOS管N0的襯底與源端連接在一起并接地VSS；

第二反相器中，PMOS管P1的襯底與柵端連接在一起并與NMOS管N1的柵端連接后作為第二反相器的輸入端，PMOS管P1的漏端與NMOS管N1的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管P1的源端連接電源VDD，NMOS管N1的襯底與源端連接在一起并接地VSS；

第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS；

第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非PMOS管P3與NMOS管N3構成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非NMOS管N3的襯底與柵端連接在一起并連接寫字線WWL，PMOS管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線RBL。