[發明專利]一種利用CPLD控制DSP實現二次啟動的方法

有效

• 申請號: 201210589013.8
• 申請日: 2012-12-31
• 公開（公告）號: CN103064806A
• 公開（公告）日: 2013-04-24
• 發明（設計）人: 劉升;何健
• 申請（專利權）人: 西安奇維科技股份有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 西安吉盛專利代理有限責任公司 61108
• 代理人: 潘憲曾

技術領域

本發明涉及一種嵌入式系統技術領域，具體涉及一種由可編程邏輯器件控制數字信號處理器實現二次啟動的方法。

背景技術

隨著現代電子技術的發展，數字信號處理器DSP由于具有體積小、速度快、集成度高、一致性好、接口豐富、易于擴展和抗干擾能力強等諸多特點優點在嵌入式系統中得到了日益廣泛的應用。基于芯片構架及商業利益等原因，很多采用DSP的嵌入式系統中每次啟動時都需要從DSP片外程序空間把代碼加載到片內RAM中才能運行。隨著嵌入式系統功能的日益強大，DSP代碼量也越來越大，代碼加載的時間也越來越長。由于系統在啟動過程中，工作電源容易受到干擾，會造成系統代碼加載錯誤造成啟動失敗的現象。而一旦首次啟動失敗，通常需要斷電或復位以進行二次啟動，造成啟動時間過長，無法滿足用戶要求。

?為了防止啟動失敗的現象，通常都需要對電源采取嚴格的隔離保護措施。但是，由于干擾的不確定性，這樣做并不能確保每次啟動都能成功,特別是對啟動時間和啟動可靠性要求高的場合，僅僅對電源采取措施是不夠的。那么，如何提高嵌入式系統啟動的可靠性，并有效縮短二次啟動時間就成為需要解決的技術問題。

發明內容

本發明所要解決的技術問題在于，提供一種利用CPLD控制DSP實現二次啟動的方法，以提高啟動可靠性并縮短二次啟動時間。

本發明所述的嵌入式系統中數字信號處理器DSP的程序全部存儲在片外程序存儲器中。每次上電DSP程序加載需要分為一級加載和二級加載兩個階段。一級加載是由DSP通過DMA或EDMA方式自動進行，將位于片外程序存儲器開頭的一段代碼傳輸到片內地址0x00處執行，整個傳輸過程不受用戶控制；二級加載是在一級加載成功的基礎上進行的，執行一級加載的代碼把用戶的應用程序由加載地址拷貝到運行地址的過程。

本發明的技術解決方案是：

一種利用CPLD控制DSP實現二次啟動的方法，其特征在于，該方法包括：

1）把CPLD的某個通用IO腳，暫名為IO1；和DSP自身的復位信號相與后，接到DSP的復位管腳RST上；

2）把DSP的某個通用GPIO腳接到CPLD的某個通用IO腳上，暫名為IO2；把DSP的寫信號WR接到CPLD的某個通用IO腳上，暫名為IO3；把DSP的地址空間選擇信號CEx接到CPLD的某個通用IO腳上，暫名為IO4；

3）把DSP的外部數據總線D0到D31全部接到CPLD的IO管腳上，

和以上IO管腳不重復；

4）把DSP的外部地址總線A17到A21全部接到CPLD的IO管腳上，和以上IO管腳不重復；

5）可用VHDL或Verilog硬件描述語言編寫CPLD的代碼；

6）每次CPLD上電復位結束后，初始化啟動標志寄存器的值，把IO1輸出高電平；

7）用匯編語言，在DSP的一級代碼增加使其GPIO輸出一個低脈沖信號，低脈沖持續時間可使CPLD充分識別即可；然后，給標志寄存器中寫入特征值；

8）每次上電后，CPLD若在規定時間內未捕獲到IO2管腳出現低脈沖信號，則把IO1輸出低電平，中斷當前啟動，重新開始啟動；否則，讀取啟動標志寄存器；

9）若啟動標志寄存器的內容等于特征值，則表明首次啟動成功；否則，把IO1輸出低電平，中斷當前啟動，重新開始啟動。

2、根據權利要求1所述一種利用CPLD控制DSP實現二次啟動的方法，其特征在于：所述DSP只要是二級啟動的處理器即可，具體為TI公司的TMS320C6713；所述CPLD具體為ALTERA公司的EPM1270。

本發明的優點是：

1.????二次啟動時間短。所述CPLD每次在DSP一級加載期間就可預判DSP是否會啟動失敗，不必等到二級加載結束后才去判斷，明顯節約了二次啟動時間。

2.???判斷方式可靠性高。不僅通過DSP的GPIO電平變化來判斷，還通過DSP的數據總線D[0..31]是否寫操作正常來判斷，綜合考慮了兩個方面的因素。

3.??代碼編寫容易。用戶只需在DSP的一級代碼中增加對GPIO和給定地址寄存器的寫操作即可。

4.?調試方便，可以很方便地用示波器在IO管腳上監測到信號。

5.??和DSP之間連線方便靈活，便于印制板布線。

附圖說明

?圖1為二次啟動原理框圖；?????

圖2為CPLD控制DSP二次啟動流程圖。???????????????????