[發明專利]分離柵閃存之頂部源線耦合的方法

有效

• 申請號: 201210576912.4
• 申請日: 2012-12-26
• 公開（公告）號: CN103066025B
• 公開（公告）日: 2017-02-08
• 發明（設計）人: 方亮;何澤軍;張雄
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 鄭瑋

技術領域

本發明涉及半導體技術領域，尤其涉及一種分離柵閃存之頂部源線耦合的方法。

背景技術

隨著半導體技術的發展，快閃存儲器作為一種非揮發性存儲器得到了廣泛的應用。與靜態隨機存儲器和動態隨機存儲器這樣的揮發性存儲器相比，非揮發性存儲器是當電源暫時中斷或器件無期限處于斷電狀態時，仍能保持已存儲數據的一種元件，而前者則會丟失存儲的信息。

理想的非揮發性存儲器應能提供最低的每位成本、高密度、快速的存取速率、低功耗，以及大的工作溫度范圍等。同時，隨著科技的進步，人們對器件存儲的可靠性、數據保存特性及抗串擾特性等失效機制的避免也提出了更高的要求。

通常地，非揮發性存儲器均使用一個浮柵結構，電荷經由硅襯底或漏極端，跨過第一層絕緣層注入到浮柵之中并存儲與浮柵內，此過程成為編程；將電荷從浮柵器件中移除，稱為擦除。因為浮柵上電荷增加，根據浮柵電荷耦合模型，浮柵閾值電壓會有所升高，并使器件轉換至高電壓狀態。經過浮柵電荷擦除，可將器件轉換至低電壓狀態。

但是，傳統的分離柵閃存之頂部源線耦合的方法，制備過程繁瑣，工藝窗口小，產品穩定性不高。

故針對現有技術存在的問題，本案設計人憑借從事此行業多年的經驗，積極研究改良，于是有了本發明一種分離柵閃存之頂部源線耦合的方法。

發明內容

本發明是針對現有技術中，傳統的分離柵閃存之頂部源線耦合的方法，制備過程繁瑣，工藝窗口小，產品穩定性不高等缺陷提供一種分離柵閃存之頂部源線耦合的方法。

為了解決上述問題，本發明提供一種分離柵閃存之頂部源線耦合的方法，所述方法包括：

執行步驟S1：提供半導體襯底，并在所述半導體襯底上形成遂穿氧化層；

執行步驟S2：在所述遂穿氧化層之異于所述半導體襯底的一側依次形成浮柵多晶硅層和氮化硅層，并對所述氮化硅層進行光刻、刻蝕；

執行步驟S3：以所述氮化硅層為掩模，對所述浮柵多晶硅層進行刻蝕；

執行步驟S4：在所述氮化硅層之側壁和所述浮柵多晶硅層之上表面淀積氧化物層，并通過刻蝕工藝刻蝕所述氧化物層，以在所述氮化硅層之側壁形成自對準氧化物側壁，并局部刻蝕位于所述自對準氧化物側壁之間的所述浮柵多晶硅層，直至暴露局部遂穿氧化層之第一上表面；

執行步驟S5：利用緩沖氧化物刻蝕劑對所述自對準氧化物側壁進行回刻，暴露位于所述自對準氧化物側壁下方的部分浮柵多晶硅層，并將暴露的局部遂穿氧化層刻蝕，直至暴露所述半導體襯底之第二上表面；

執行步驟S6：在所述氮化硅層、所述自對準氧化物側壁，以及所述被刻蝕而暴露的半導體襯底之第二上表面淀積所述高溫氧化物層；

執行步驟S7：在所述高溫氧化物層的上表面淀積多晶硅層；

執行步驟S8：刻蝕所述多晶硅層，以在所述高溫氧化層內側之表面形成所述多晶硅側壁；

執行步驟S9：去除形成在所述暴露的半導體襯底之第二上表面的高溫氧化物層；

執行步驟S10：在所述高溫氧化層、所述多晶硅側壁，以及暴露的半導體襯底之外表面淀積所述源極多晶硅層，并進行化學機械研磨。

可選地，所述遂穿氧化層采用高溫爐管成膜法制備。

綜上所述，本發明所述的分離柵閃存之頂部源線耦合的方法，簡化了現有工藝流程，增加了分離柵閃存之頂部源線耦合的工藝窗口，提高了器件的穩定性。

附圖說明

圖1所示為本發明分離柵閃存之頂部源線耦合的方法的流程圖；

圖2所示為浮柵多晶硅層刻蝕后的結構示意圖；

圖3所示為自對準氧化物側壁的結構示意圖；

圖4所示為自對準氧化物側壁回刻后結構示意圖；

圖5所示為高溫氧化物層的結構示意圖；

圖6所示為多晶硅層的結構示意圖；

圖7所示為多晶硅側壁的結構示意圖；

圖8所示為去除半導體襯底之高溫氧化物層的結構示意圖；

圖9所示為源極多晶硅層淀積并化學機械研磨后的結構示意圖。

具體實施方式

為詳細說明本發明創造的技術內容、構造特征、所達成目的及功效，下面將結合實施例并配合附圖予以詳細說明。

請參閱圖1，圖1所示為本發明分離柵閃存之頂部源線耦合的方法的流程圖。所述分離柵閃存之頂部源線耦合的方法，包括：

執行步驟S1：提供半導體襯底，并在所述半導體襯底上形成遂穿氧化層；