[發(fā)明專利]一種基于同步靜態(tài)隨機(jī)存儲(chǔ)器IP的異步靜態(tài)隨機(jī)存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201210566409.0
• 申請(qǐng)日: 2012-12-24
• 公開（公告）號(hào): CN103065672A
• 公開（公告）日: 2013-04-24
• 發(fā)明（設(shè)計(jì)）人: 拜福君
• 申請(qǐng)（專利權(quán)）人: 西安華芯半導(dǎo)體有限公司
• 主分類號(hào): G11C8/04
• 分類號(hào): G11C8/04;G11C11/413
• 代理公司: 西安西交通盛知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 61217
• 代理人: 田洲

【技術(shù)領(lǐng)域】

本發(fā)明涉及靜態(tài)隨機(jī)存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種異步靜態(tài)隨機(jī)存儲(chǔ)器。

【背景技術(shù)】

靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）是一種常見的隨機(jī)存取存儲(chǔ)器，廣泛應(yīng)用于集成電路領(lǐng)域。根據(jù)接口的不同，分為同步靜態(tài)隨機(jī)存儲(chǔ)器和異步靜態(tài)隨機(jī)存儲(chǔ)器。其中適用于集成電路片上系統(tǒng)（SoC:System?on?Chip）的同步靜態(tài)隨機(jī)存儲(chǔ)器IP（IP：Intelligent?Property）目前應(yīng)用最為廣泛，已經(jīng)成為集成電路工藝線最基礎(chǔ)的IP之一。每個(gè)成熟的同步靜態(tài)隨機(jī)存儲(chǔ)器IP都經(jīng)過了大規(guī)模的量產(chǎn)流片驗(yàn)證，具有很高的可靠性，并且能夠提供包括詳細(xì)版圖，網(wǎng)表和時(shí)序信息等必要的設(shè)計(jì)數(shù)據(jù)。

異步靜態(tài)隨機(jī)存儲(chǔ)器沒有輸入時(shí)鐘信號(hào)，只能通過檢測輸入的寫使能（WEN），片選（CEN）和地址（A）的變化，來觸發(fā)相應(yīng)的操作。而同步靜態(tài)存儲(chǔ)器的所有操作都是由輸入時(shí)鐘觸發(fā)。

傳統(tǒng)的異步靜態(tài)隨機(jī)存儲(chǔ)器的設(shè)計(jì)遵循存儲(chǔ)單元陣列、列譯碼和讀寫、行譯碼和控制電路的結(jié)構(gòu)劃分和設(shè)計(jì)流程。在整個(gè)設(shè)計(jì)流程中，一方面需要大量的人力和時(shí)間完成前面所述的每個(gè)結(jié)構(gòu)的電路和版圖設(shè)計(jì)；另一方面在第一次設(shè)計(jì)時(shí)由于沒有足夠的硅片測試結(jié)果供參考，從而使整個(gè)設(shè)計(jì)面臨比較大的設(shè)計(jì)風(fēng)險(xiǎn)，往往需要浪費(fèi)大量的資金和時(shí)間進(jìn)行多次流片以達(dá)到設(shè)計(jì)要求。

【發(fā)明內(nèi)容】

本發(fā)明的目的在于提出一種基于同步靜態(tài)隨機(jī)存儲(chǔ)器IP的異步靜態(tài)隨機(jī)存儲(chǔ)器，在保證滿足設(shè)計(jì)要求的同時(shí)，盡可能的縮短設(shè)計(jì)周期，降低設(shè)計(jì)風(fēng)險(xiǎn)。

為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：

一種基于同步靜態(tài)隨機(jī)存儲(chǔ)器IP的異步靜態(tài)隨機(jī)存儲(chǔ)器，包括一個(gè)異步控制電路和若干同步靜態(tài)隨機(jī)存儲(chǔ)器IP，所述異步控制電路連接所述若干同步靜態(tài)隨機(jī)存儲(chǔ)器IP。

本發(fā)明進(jìn)一步的改進(jìn)在于：異步控制電路通過內(nèi)部地址線、內(nèi)部寫使能線、內(nèi)部片選線和內(nèi)部時(shí)鐘線連接所述若干同步靜態(tài)隨機(jī)存儲(chǔ)器IP；所述若干同步靜態(tài)隨機(jī)存儲(chǔ)器IP的數(shù)據(jù)輸入線、數(shù)據(jù)輸出線和外部的總數(shù)據(jù)線相連。

本發(fā)明進(jìn)一步的改進(jìn)在于：異步控制電路輸入為異步信號(hào)，輸出包含一個(gè)內(nèi)部時(shí)鐘信號(hào)CLK_async，用于觸發(fā)同步靜態(tài)隨機(jī)存儲(chǔ)器IP的操作。

本發(fā)明進(jìn)一步的改進(jìn)在于：所述異步控制電路輸入為異步信號(hào)，輸出包含：內(nèi)部地址A_int、內(nèi)部寫使能WEN_int和內(nèi)部片選CEN_int<N-1:0>，作為同步靜態(tài)隨機(jī)存儲(chǔ)器IP的輸入；其中內(nèi)部片選CEN_int<N-1:0>分別對(duì)應(yīng)N個(gè)同步靜態(tài)隨機(jī)存儲(chǔ)器IP進(jìn)行使能；只有當(dāng)內(nèi)部片選信號(hào)為‘0’時(shí)，對(duì)應(yīng)的同步靜態(tài)隨機(jī)存儲(chǔ)器IP被選中，并與外部的總數(shù)據(jù)線連接；當(dāng)內(nèi)部時(shí)鐘信號(hào)CLK_async上升沿到來時(shí)可以進(jìn)行讀寫操作；N為正整數(shù)。

本發(fā)明進(jìn)一步的改進(jìn)在于：異步控制電路包括：地址變化探測器、異步狀態(tài)機(jī)、緩沖器和內(nèi)部片選譯碼器。

本發(fā)明進(jìn)一步的改進(jìn)在于：地址變化探測器在當(dāng)輸入的地址A發(fā)生變化時(shí)產(chǎn)生一個(gè)脈沖信號(hào)ATD；異步狀態(tài)機(jī)的輸入為寫使能WEN、片選CEN和脈沖信號(hào)ATD，輸出為內(nèi)部時(shí)鐘信號(hào)CLK_ASYNC；緩沖器對(duì)輸入的地址A、寫使能WEN和輸出使能OEN進(jìn)行緩沖，產(chǎn)生相應(yīng)的輸出信號(hào)：內(nèi)部地址A_int、內(nèi)部寫使能WEN_int和內(nèi)部輸出使能OEN_int；內(nèi)部片選譯碼器輸入為地址A和片選CEN，根據(jù)片選地址進(jìn)行譯碼，輸出為內(nèi)部片選CEN_int<N-1:0>；N為正整數(shù)。

本發(fā)明進(jìn)一步的改進(jìn)在于：異步狀態(tài)機(jī)包括：

RS寄存器，RS寄存器的輸入為R<1:0>和S<1:0>，輸出為Q<1:0>和QN<1:0>，QN<1:0>是Q<1:0>的反信號(hào)；

第三反相器，第三反相器的輸入為片選CEN，輸出為CEN的反信號(hào)CE；第二反相器的輸入為寫使能WEN，輸出為WEN的反信號(hào)WE；

第一與非門，第一與非門的輸入為ATD、CE和Q<1>，輸出連接到第三與非門的輸入；第二與非門的輸入為WE和CE，輸出連接到第三與非門的輸入；第三與非門的輸出為S<0>；

第四與非門，第四與非門的輸入為ATDN、WEN和Q<1>，輸出連接到第六與非門的輸入；第五與非門的輸入為WEN和QN<1>，輸出連接到第六與非門的輸入；第六與非門的輸出為R<0>；

第一與門，第一與門的輸入為CE和WEN，輸出為S<1>；