[發明專利]互連結構及其制造方法

有效

• 申請號: 201210548617.8
• 申請日: 2012-12-17
• 公開（公告）號: CN103871959B
• 公開（公告）日: 2017-11-03
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 吳敏

技術領域

本發明涉及半導體制造領域，尤其涉及一種互連結構及其制造方法。

背景技術

現今集成電路設計和制造領域所遇到的一個挑戰是如何降低信號傳輸RC延遲(Resistive Capacitive delay)，對此，現在技術已經采用的一種方法是將鋁金屬層替換為銅金屬層，降低金屬層串聯電阻；還有一種方法是降低金屬層之間的寄生電容，這可以通過在金屬層之間的介質層中構造多孔的(Porous)低介電常數(即低k)材料或者空氣隙(Air Gap)來實現。

在公開號為US7279427B2的美國專利中公開了一種互連結構的制造方法，參考圖1，示出了所述美國專利中互連結構的示意圖。所述互連結構的制造方法包括：提供基底5，所述基底5中形成有半導體元件；在基底5上形成低k介質層4；在低k介質層4上形成掩模6；通過所述掩模6對所述低k介質層4進行圖形化，以形成通孔(圖未示)；在所述通孔中填充金屬材料，以形成與所述半導體元件相連的連接插塞。

然而實際工藝中發現，互連結構中低k介質層與所述掩模之間容易出現底切(undercut)現象。

參考圖2，示出了現有技術一種具有底切現象的互連結構的示意圖。在所述互連結構的制造過程中，以硬掩模12為掩模，通過濕法蝕刻對所述低k介質層11進行圖形化之后，在低k介質層11與所述硬掩模12的交界面處會形成底切13。嚴重情況下，所述底切13的尺寸能達到5nm。所述底切13的存在容易導致硬掩模12剝離等的問題，從而影響互連結構的制造良率，嚴重地，還會影響互連結構的可靠性。

發明內容

本發明解決的是提供一種互連結構及其制造方法，以提高互連結構的制造良率。

為了解決上述技術問題，本發明提供一種互連結構的制造方法，包括：在基底上形成含碳的低k介質層；采用含硅、氫的氣體對所述低k介質層進行表面處理，以形成用于抑制碳損失的保護層；在所述保護層上形成硬掩模；以所述硬掩模對所述低k介質層進行圖形化，以形成連接插塞。

相應地，本發明還提供一種由所述的互連結構的制造方法所形成的互連結構。

與現有技術相比，本發明具有以下優點：

在介質層表面形成抑制碳損失的保護層，可以使介質層表面在圖形化的工藝中的去除速率與表面下方的介質層保持一致，從而減弱甚至防止圖形化工藝中的底切問題。

附圖說明

圖1為現有技術中互連結構的制造方法的示意圖；

圖2是現有技術一種具有底切現象的互連結構的示意圖；

圖3至圖7是本發明互連結構制造方法一實施例的示意圖。

具體實施方式

在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是本發明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施的限制。

其次，本發明利用示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，所述示意圖只是實例，其在此不應限制本發明保護的范圍。

為了解決現有技術的問題，發明人對現有技術中的互連結構進行了大量研究，發明人發現互連結構的制造過程中之所以會出現底切現象，是因為在介質層上形成硬掩模時，由于硬掩模的形成采用了氧等離子體，氧與低k介質層表面的碳容易發生反應，因此造成低k介質層表面碳損失的問題，圖形化工藝對碳損失后的介質層表面具有較高的去除速率，因而，在圖形化工藝中，介質層表面與硬掩模接觸的地方被過多地去除，從而造成底切。

相應地，本發明提供一種互連結構的制造方法，大致包括以下步驟：

步驟S1，在基底上形成含碳的介質層；

步驟S2，采用含硅、氫的氣體對所述介質層進行表面處理，以形成用于抑制碳損失的保護層；

步驟S3，在所述保護層上形成硬掩模；

步驟S4，以所述硬掩模對所述介質層進行圖形化，以形成連接插塞。

本發明通過在介質層表面形成抑制碳損失的保護層，可以保證介質層表面在圖形化的工藝中的去除速率與表面下方的介質層保持一致，從而減弱甚至防止圖形化工藝中容易出現底切的問題。

下面結合附圖和具體實施例對本發明技術方案做詳細說明。

參考圖3至7，示出了本發明互連結構制造方法第一實施例的示意圖。所述互連結構的制造方法大致包括以下步驟：

如圖3，執行步驟S1，提供基底100；