[發(fā)明專利]基于FPGA的偽隨機序列發(fā)生器及其生成方法

有效

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• 申請日: 2012-12-10
• 公開（公告）號: CN103870238B
• 公開（公告）日: 2018-03-16
• 發(fā)明（設計）人: 丁新宇;王悅;王鐵軍;李維森
• 申請（專利權）人: 北京普源精電科技有限公司
• 主分類號: G06F7/58
• 分類號: G06F7/58
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 任默聞

技術領域

本發(fā)明關于測試測量技術領域，特別是關于信號發(fā)生技術，具體的講是一種基于FPGA的偽隨機序列發(fā)生器及其生成方法。

背景技術

偽隨機序列發(fā)生器屬于信號發(fā)生器的一種，可產生偽隨機序列(Pseudo-Random Binary Sequence，PRBS)，其在信息安全、數(shù)字網(wǎng)絡、移動通信、導航、雷達和保密通信、通信系統(tǒng)性能的測量領域中有著廣泛的應用。偽隨機序列是一種可以預先確定并可以重復產生和復制，且具有隨機統(tǒng)計特性的二進制碼序列。

m序列是最大長度線性反饋移位寄存器序列的簡稱，屬于偽隨機序列的一種。m序列具有白噪聲采樣序列的統(tǒng)計特性，同時又便于重復產生和處理，因此它的應用最為成熟和廣泛。偽隨機序列有多種實現(xiàn)方式，圖1以m序列為例，說明產生偽隨機序列的基本原理。N個寄存器構成N階移位寄存器，N稱為m序列的序列階數(shù)。在參考時鐘clk控制下，各級寄存器的輸出為x₀、x₁…x_N-2、x_N-1，反饋單元將公式1的輸出反饋給第1級寄存器。其中，C_i稱為反饋系數(shù)，其值為0或1，反饋系數(shù)不同，x_N-1就產生不同序列順序的m序列。公式1如下所示：

一個周期的m序列包含2^N-1比特的偽隨機序列，偽隨機序列中的一個比特稱為一個碼元。用T_C表示圖1中參考時鐘clk的周期，則m序列的周期為T_C*2^N-1，參考時鐘clk的頻率就是m序列的碼元速率。對于給定階數(shù)的m序列，要改變其周期或者碼元速率，只能調整參考時鐘clk的頻率。偽隨機序列的碼元速率也就是比特速率，通過修改參考時鐘的頻率來調整，現(xiàn)有技術中主要有如下三種控制方法：

1、專用芯片

傳統(tǒng)的偽隨機序列發(fā)生器采用專用芯片實現(xiàn)，如2004年09期的《電子元器件應用》中，陳德國等人的論文《一種偽隨機信號發(fā)生器的研制》中即描述了一種通過專用芯片來實現(xiàn)偽隨機序列發(fā)生器的方案。圖2為該文獻產生參考時鐘的結構框圖，由圖2可知，該發(fā)生器由多諧振蕩器和分頻器構成，其中多諧振蕩器由芯片CC40106完成，分頻器由芯片CC4024完成。此種方式的缺陷主要包括：(1)專用芯片的靈活性差；(2)分頻器的工作時鐘最高僅有12MHz、7比特的精度，因此所產生參考時鐘的頻率范圍小、精度差。

2、FPGA分頻

隨著可編程技術的發(fā)展，F(xiàn)PGA(可編程邏輯陣列)常被用于產生偽隨機序列。如申請?zhí)枮?01110435166.2的專利文獻中提供了一種基于FPGA的偽隨機序列發(fā)生方法，采用數(shù)據(jù)率控制模塊以產生參考時鐘。圖3為該專利文獻中產生參考時鐘的結構圖。其中，clk為50MHz時鐘信號，數(shù)據(jù)率控制模塊以加信號、減信號控制分頻比，對clk進行分頻，產生參考時鐘。所產生的參考時鐘的頻率步進值為10KHz，數(shù)據(jù)率的誤差為1％。此種方式產生的碼元速率的分辨率和精確度均較差。

3、鎖相環(huán)PLL

采用鎖相環(huán)PLL可產生頻率高、抖動小的參考時鐘，但是頻率分辨率和轉換速率均不高，且鎖相環(huán)的壓控振蕩器的頻率范圍是有限的，因此，所產生參考時鐘的頻率范圍也有限。此外，使用鎖相環(huán)PLL還會造成設計復雜、成本高的問題。

發(fā)明內容

本發(fā)明實施例提供了一種基于FPGA的偽隨機序列發(fā)生器及其生成方法，以FPGA作為主要功能部件，輔以少量的模擬器件，解決了現(xiàn)有技術中的偽隨機序列發(fā)生器產生的碼元速率的分辨率和精確度均較差的技術問題。