[發明專利]一種電可編程熔絲結構及其制備方法

有效

• 申請號: 201210514582.6
• 申請日: 2012-12-04
• 公開（公告）號: CN103855076A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 甘正浩;俞少峰;朱志煒
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/525
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種電可編程熔絲結構及其制備方法。

背景技術

在包括CMOS的集成電路中，通常希望能夠永久的存儲信息，后者在制造后形成集成電路的永久連接。通常可以選用可熔連接的熔絲或者器件實現所述目的。例如，熔絲也可以用于編程冗余元件，以替代同一失效元件。此外，熔絲可用于存儲芯片標識或其他這樣的信息，或用于通過調節店里通路的電阻來調節電路速度。

所述熔絲器件中的一類是通過激光編程或燒斷的，以在半導體器件被處理和鈍化之后斷開連接，此類熔絲器件需要激光精確對準熔絲器件上，精度要求很高，不然則會造成相鄰器件的損壞；此外，該類熔絲器件不能和許多最新工藝技術一起使用。

目前，在半導體器件中所使用的大都為電編程熔絲結構（ElectricallyProgrammable?Fuse?Structure，Efuse），Efuse的一次性電編程熔絲由于其提供的電路和系統設計靈活性被普遍應用。甚至在將集成電路芯片封裝和安裝在系統中之后也可以對Efuse編程。Efuse還可以提供對電路設計的自由改變，后者解決產品壽命中可能出現的各種問題。相對于燒燭型熔絲Efuse更小，因而具有電路密度優勢。盡管Efuse具有上述種種優點，但是也存在有弊端，例如現在Efuse通常需要超過標準電源電壓的電壓來編程，但隨著技術發展工作電壓迅速減小，所以獲得編程Efuse的太高的電壓會加重技術中的電工作限制，而且目前Efuse的電阻也會發生變化，給Efuse的應用帶來很多問題。

現有技術中電熔絲結構如圖1和圖2所示，所述電熔絲結構包括兩個端部102，分別為第一端部和第二端部，所述端部的形狀為方形（圖1）或者角形（圖2），所述電熔絲結構還包括連接第一端部和第二端部的所述熔絲元件，其中現有技術中所述熔絲元件的長L和寬W分比為1.04um和0.13um，但是隨著半導體器件尺寸的不斷減小，特別是當器件的尺寸降低到28nm以下，要求所述熔絲元件的尺寸相應的降低到0.15um和0.03um，當所述熔絲元件尺寸降至0.15um和0.03um時，給器件制備帶來更大的挑戰，其中，最為突出的問題是制備得到的熔絲元件的均一性很差，直接導致器件性能降低。

因此，在器件尺寸不斷縮小的情況下，如何制備更加均一的熔絲元件，以及如何降低電可編程熔絲結構的編程電壓、確保使用過程中電阻不發生變化是目前亟需解決的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在問題，提供了一種半導體器件的電可編程熔絲的制備方法，包括：

提供半導體襯底以及位于所述襯底上的介電層；

在所述介電層上形成半導體材料層；

圖案化所述半導體材料層，以形成熔絲元件、虛擬熔絲元件、第一端部和第二端部，其中所述第一端部和所述第二端部通過所述熔絲元件和虛擬熔絲元件相連；

去除部分所述虛擬熔絲元件，以使所述第一端部和所述第二端部之間虛擬熔絲元件斷開。

作為優選，所述方法還包括以下步驟：

在所述半導體材料層上形成自對準硅化物和接觸孔蝕刻停止層，然后在所述第一端部和所述第二端部上形成多個接觸孔，形成接觸陣列，用于電連接。

作為優選，所述方法還包括在所述半導體材料層的側壁上形成間隙壁。

作為優選，所述第一端部和所述第二端部為方形。

作為優選，所述第一端部和所述第二端部與所述熔絲元件連接部位呈三角形狀。

作為優選，去除部分所述虛擬熔絲元件的方法為：

在所述襯底上形成圖案化的掩膜層，以所述掩膜層為掩膜蝕刻所述虛擬熔絲元件，以斷開所述虛擬熔絲元件。

作為優選，所述虛擬熔絲元件中去除的部分的形狀為方形或者梯形。

作為優選，所述半導體材料層為多晶硅層。

作為優選，所述介電層為淺溝槽隔離氧化物層。

作為優選，所述虛擬熔絲元件位于所述熔絲元件的兩側。

作為優選，所述虛擬熔絲元件對稱的分布于所述熔絲元件的兩側。

作為優選，所述第一端部為陰極或陽極，所述第二端部對應的為陽極或者陰極。

本發明還提供了一種上述方法制備得到的電可編程熔絲結構。