[發(fā)明專利]超低功耗鍵掃式狀態(tài)選擇電路

無效

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• 申請日: 2012-12-03
• 公開（公告）號: CN103023484A
• 公開（公告）日: 2013-04-03
• 發(fā)明（設計）人: 孫強
• 申請（專利權）人: 無錫海威半導體科技有限公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 無錫華源專利事務所 32228
• 代理人: 孫力堅

技術領域

本發(fā)明屬于CMOS電路，特別涉及鍵掃式狀態(tài)選擇電路。

背景技術

在低功耗、低成本的時鐘類電路中，由于電路的簡單結構決定了很多使用是通過端口綁定來選擇電路的不同工作狀態(tài)。由于成本需求，電路通常有一個初始默認狀態(tài)，導致在綁定選擇其它狀態(tài)時會產(chǎn)生出一個固定存在的直流通路極大增加電路的功耗。為了降低此功耗，傳統(tǒng)結構將會引起生產(chǎn)成本增加以及可靠性下降的問題。

以上拉結構為例，傳統(tǒng)的上拉結構如圖1、圖2所示。上拉結構普遍采用上拉電阻或者上拉管來實現(xiàn)完成。使用上拉管或者上拉電阻實現(xiàn)端口高電平來選擇電路的一種默認工作狀態(tài)；當端口需要處于低電平來選擇電路的另外一種工作狀態(tài)時，需要將端口鍵合到地，從而將產(chǎn)生出從電源到地的恒定電流通路，此電流通路的電流大小取決于電阻或者上拉管的尺寸大小。為了保證電路的低功耗要求，以電阻為例，通常需要MΩ數(shù)量級的電阻來實現(xiàn)，通常電路中的電阻方塊值為1K～2K，實現(xiàn)此電阻需要很大的版圖面積，增加了電路的制造成本，同時由于該端口驅(qū)動電流很小，容易受到外界干擾，影響電路的可靠性。使用尺寸較大的倒比上拉管也會產(chǎn)生出同樣的問題，僅對版圖的面積影響比電阻略小。

除上述結構外，也可以采用分別鍵合到電源/地或者更復雜的一些電路來實現(xiàn)電路的低功耗高可靠性要求，但都將大大增加電路的生產(chǎn)成本。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種超低功耗鍵掃式狀態(tài)選擇電路，在保證實現(xiàn)電路端口狀態(tài)（一個默認狀態(tài)，一個鍵合選擇狀態(tài)）可靠性的基礎上，實現(xiàn)超低功耗要求的同時，又幾乎不增加電路的生產(chǎn)成本。

本發(fā)明的技術方案如下：

一種超低功耗鍵掃式狀態(tài)選擇電路，包括上拉管、沿產(chǎn)生電路以及鎖存電路；所述沿產(chǎn)生電路的輸入端連接時鐘信號，沿產(chǎn)生電路的輸出端與上拉管的柵極連接；所述上拉管為PMOS管，上拉管的源極連接電源電壓，上拉管的漏極與鎖存電路的輸入端連接；所述鎖存電路的輸入端引出引腳，鎖存電路的輸出端連接內(nèi)部電路。

其進一步的技術方案為：所述沿產(chǎn)生電路由第一反相器和或門組成；時鐘信號連接或門的一個輸入端，并經(jīng)第一反相器連接或門的另一個輸入端；或門的輸出端與所述上拉管的柵極連接。

以及，其進一步的技術方案為：所述鎖存電路由PMOS管和第二反相器組成；第二反相器的一端與所述上拉管的漏極連接并引出引腳，第二反相器的另一端連接內(nèi)部電路；PMOS管的漏極連接第二反相器的引腳端，PMOS管的柵極連接第二反相器的內(nèi)部電路端，PMOS管的源極連接電源電壓。

本發(fā)明的有益技術效果是：

本發(fā)明使用時鐘電路內(nèi)部的時鐘信號，通過簡單的沿產(chǎn)生電路，產(chǎn)生出脈寬可控（通常為ns級）的掃描信號對端口信號進行掃描，功耗僅來自于脈沖信號有效期間，完全解決了為了實現(xiàn)低功耗而引起的生產(chǎn)成本提高以及可靠性下降的問題。結構簡單易于實現(xiàn)，占用版圖面積小，基本不增加電路成本，具有更低的功耗以及更高的可靠性。

附圖說明

圖1是現(xiàn)有采用電阻類上拉結構實現(xiàn)狀態(tài)選擇的電路示意圖。

圖2是現(xiàn)有采用上拉管類上拉結構實現(xiàn)狀態(tài)選擇的電路示意圖。

圖3是本發(fā)明的電路框圖。

圖4是本發(fā)明沿產(chǎn)生電路的輸出波形示意圖。

圖5是本發(fā)明實施例的電路圖。

具體實施方式

下面結合附圖對本發(fā)明的具體實施方式做進一步說明。

如圖3所示，本發(fā)明由上拉管P1、沿產(chǎn)生電路以及鎖存電路三部分構成。沿產(chǎn)生電路的輸入端連接時鐘信號，輸出端與上拉管P1的柵極連接。上拉管P1為PMOS管，其源極連接電源電壓VCC，漏極與鎖存電路的輸入端連接。鎖存電路的輸入端引出引腳，鎖存電路的輸出端接內(nèi)部電路。

本發(fā)明電路的工作原理為：

時鐘電路內(nèi)部產(chǎn)生的時鐘信號通過沿產(chǎn)生電路輸出如圖4所示的波形，時鐘信號的周期為T1，沿產(chǎn)生電路輸出信號的有效脈寬為T2。沿產(chǎn)生電路的輸出信號驅(qū)動PMOS上拉管P1。由于PMOS管低電平有效，所以只有在T2時間內(nèi)PMOS上拉管P1才導通。此時如果端口沒有被綁定到地，端口高電平狀態(tài)被鎖存電路鎖存，電路處于默認工作狀態(tài)；當端口被綁定到地后，端口處于低電平，此時低電平狀態(tài)被鎖存電路鎖存，電路處于鍵合選擇狀態(tài)。

圖3中PMOS上拉管P1無論電路處于何種狀態(tài)，導通時間都僅為T2。電路在鍵合選擇狀態(tài)時，電源到地直流通路建立的時間僅為T2，此時端口的功耗為：

P=U*I*T2/T1

而使用上拉管或者上拉電阻的端口功耗為：