[發(fā)明專利]一種基于FPGA的雙通道無縫數(shù)字延遲實(shí)現(xiàn)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210497093.4
• 申請(qǐng)日: 2012-11-29
• 公開（公告）號(hào): CN103066997A
• 公開（公告）日: 2013-04-24
• 發(fā)明（設(shè)計(jì)）人: 崔明雷;錢璐;鄒林;于雪蓮;周云;汪學(xué)剛
• 申請(qǐng)（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): H03L7/06
• 分類號(hào): H03L7/06
• 代理公司: 電子科技大學(xué)專利中心 51203
• 代理人: 李明光

技術(shù)領(lǐng)域

本發(fā)明屬于信號(hào)處理技術(shù)，具體涉及數(shù)字延遲技術(shù)。

背景技術(shù)

延遲是信號(hào)處理的一個(gè)基本操作，隨著數(shù)字技術(shù)的發(fā)展，數(shù)字延遲線在雷達(dá)、通信等領(lǐng)域得到越來越廣泛的應(yīng)用。采用FPGA芯片，通過硬件編程實(shí)現(xiàn)數(shù)字延遲線是當(dāng)前的一個(gè)設(shè)計(jì)趨勢(shì)。采用FPGA芯片實(shí)現(xiàn)數(shù)字延遲，其延遲的時(shí)長是通過預(yù)設(shè)隊(duì)列FIFO（先入先出隊(duì)列）中數(shù)據(jù)存儲(chǔ)區(qū)的長度來實(shí)現(xiàn)的。如圖1所示，當(dāng)需要延時(shí)N個(gè)時(shí)鐘周期，則設(shè)置數(shù)據(jù)存儲(chǔ)區(qū)的長度為N。這樣，本領(lǐng)域的普通技術(shù)人員將會(huì)意識(shí)到，這里所述的實(shí)施例是為了幫助讀者理解本發(fā)明的實(shí)施方法，應(yīng)被理解為本發(fā)明的保護(hù)范圍并不局限于這樣的特別陳述和實(shí)施例。本領(lǐng)域的普通技術(shù)人員可以根據(jù)本發(fā)明公開的這些技術(shù)啟示做出各種不脫離本發(fā)明實(shí)質(zhì)的其它各種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。數(shù)據(jù)存儲(chǔ)區(qū)中寫指針指向存儲(chǔ)單元與讀指針指向存儲(chǔ)單元間隔了長度N。每一個(gè)時(shí)鐘周期，F(xiàn)PGA芯片向?qū)懼羔樦赶虼鎯?chǔ)單元寫入數(shù)據(jù)；當(dāng)數(shù)據(jù)存儲(chǔ)區(qū)被寫滿后，每一個(gè)時(shí)鐘周期FPGA芯片由讀指針指向存儲(chǔ)單元讀取數(shù)據(jù)。即從數(shù)據(jù)寫入數(shù)據(jù)存儲(chǔ)區(qū)到數(shù)據(jù)從數(shù)據(jù)存儲(chǔ)區(qū)被讀出就間隔了N個(gè)時(shí)鐘周期，從而實(shí)現(xiàn)輸入數(shù)據(jù)與輸出數(shù)據(jù)之間延時(shí)N個(gè)時(shí)鐘周期。

在雷達(dá)信號(hào)模擬中，根據(jù)目標(biāo)的運(yùn)動(dòng)規(guī)律，回波信號(hào)時(shí)延會(huì)有增大或減小的變化，需對(duì)信號(hào)進(jìn)行不同時(shí)長的延時(shí)處理。在輸出延時(shí)時(shí)長需修改時(shí)，應(yīng)將FIFO中數(shù)據(jù)存儲(chǔ)區(qū)清空，按照新的時(shí)長重新設(shè)置數(shù)據(jù)存儲(chǔ)區(qū)大小后，等待數(shù)據(jù)裝滿再輸出新的時(shí)延的數(shù)據(jù)。數(shù)據(jù)存儲(chǔ)區(qū)切換所需的系統(tǒng)處理時(shí)間（將清空FIFO并按照新的時(shí)長重新裝載數(shù)據(jù)需要耗費(fèi)的系統(tǒng)處理時(shí)間）導(dǎo)致系統(tǒng)出現(xiàn)等待數(shù)據(jù)輸出的空閑狀態(tài)。由于真實(shí)的回波環(huán)境并不存在這樣的空閑狀態(tài)，因此靈活地改變FPGA實(shí)現(xiàn)不同數(shù)字時(shí)延大小的切換，避免出現(xiàn)空閑狀態(tài)以實(shí)現(xiàn)“無縫”變得越來越重要。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是，提供一種基于FPGA的無縫數(shù)字延遲線實(shí)現(xiàn)方法。

本發(fā)明為解決上述技術(shù)問題所采用的技術(shù)方案是，一種基于FPGA的雙通道無縫數(shù)字延遲實(shí)現(xiàn)方法，包括以下步驟：

初始設(shè)置兩片F(xiàn)IFO數(shù)據(jù)存儲(chǔ)區(qū)的大小；選擇兩片數(shù)據(jù)存儲(chǔ)區(qū)中的一片為輸出狀態(tài)，另一片為僅寫入狀態(tài)；需進(jìn)行延時(shí)的數(shù)據(jù)不間斷依序同時(shí)送入兩片數(shù)據(jù)存儲(chǔ)區(qū)；

當(dāng)數(shù)據(jù)存儲(chǔ)區(qū)被寫滿后，開始讀取并輸出處于輸出狀態(tài)的數(shù)據(jù)存儲(chǔ)區(qū)的讀指針指向存儲(chǔ)單元的數(shù)據(jù)，另一片處于僅寫入狀態(tài)數(shù)據(jù)存儲(chǔ)區(qū)寫滿后數(shù)據(jù)溢出；

當(dāng)輸出數(shù)據(jù)相對(duì)于輸入數(shù)據(jù)的延遲需要進(jìn)行調(diào)整時(shí)，在繼續(xù)對(duì)輸出狀態(tài)的數(shù)據(jù)存儲(chǔ)區(qū)進(jìn)行讀取的同時(shí)，對(duì)處于僅寫入狀態(tài)的數(shù)據(jù)存儲(chǔ)區(qū)進(jìn)行清空并重新設(shè)置該數(shù)據(jù)存儲(chǔ)區(qū)的長度為目標(biāo)延時(shí)長度；待重新設(shè)置后的處于僅寫入狀態(tài)的數(shù)據(jù)存儲(chǔ)區(qū)重新寫滿后，根據(jù)時(shí)序切換兩片數(shù)據(jù)存儲(chǔ)區(qū)的狀態(tài)。

本發(fā)明為了克服現(xiàn)有延遲線延遲時(shí)間更改切換占用系統(tǒng)處理時(shí)間，降低系統(tǒng)工作效率的不足，充分考慮到FIFO的工作特點(diǎn)，采用兩個(gè)相同結(jié)構(gòu)的FIFO數(shù)據(jù)存儲(chǔ)區(qū)，按不同延遲時(shí)間要求來設(shè)置并選擇不同數(shù)據(jù)存儲(chǔ)區(qū)對(duì)應(yīng)的通道來輸出數(shù)據(jù)，當(dāng)一個(gè)通道在進(jìn)行重新設(shè)置時(shí)，另一個(gè)通道還在不間斷輸出數(shù)據(jù)，當(dāng)通道重新設(shè)置并寫滿時(shí)，系統(tǒng)切換兩個(gè)通道的狀態(tài)，讀取最新設(shè)置的數(shù)據(jù)存儲(chǔ)區(qū)的數(shù)據(jù)，使得從該數(shù)據(jù)存儲(chǔ)區(qū)對(duì)應(yīng)通道的輸入數(shù)據(jù)與輸出數(shù)據(jù)之間的延時(shí)滿足當(dāng)前要求并避免了數(shù)據(jù)存儲(chǔ)區(qū)切換導(dǎo)致系統(tǒng)出現(xiàn)等待數(shù)據(jù)輸出的空閑狀態(tài)。

更進(jìn)一步的，為了使得本發(fā)明的延時(shí)的實(shí)時(shí)性最強(qiáng)，輸出數(shù)據(jù)相對(duì)于輸入數(shù)據(jù)的延遲需要進(jìn)行調(diào)整的時(shí)機(jī)為：根據(jù)目標(biāo)運(yùn)動(dòng)規(guī)律與數(shù)據(jù)存儲(chǔ)區(qū)切換所需的系統(tǒng)處理時(shí)間，在目標(biāo)延時(shí)變化之前，預(yù)先對(duì)處于僅寫入狀態(tài)的數(shù)據(jù)存儲(chǔ)區(qū)進(jìn)行清空并重新設(shè)置該數(shù)據(jù)存儲(chǔ)區(qū)的長度，使得狀態(tài)切換完成后該數(shù)據(jù)存儲(chǔ)區(qū)開始輸出數(shù)據(jù)時(shí)，輸出數(shù)據(jù)相對(duì)于輸入數(shù)據(jù)滿足當(dāng)前時(shí)刻對(duì)應(yīng)的變化后目標(biāo)延時(shí)。即，在目標(biāo)延時(shí)變化之前，根據(jù)數(shù)據(jù)存儲(chǔ)區(qū)切換所需的系統(tǒng)處理時(shí)間提前開始進(jìn)行數(shù)據(jù)存儲(chǔ)區(qū)切換處理，待數(shù)據(jù)存儲(chǔ)區(qū)切換完成后，輸出數(shù)據(jù)的延時(shí)滿足變化后的目標(biāo)延時(shí)要求。

本發(fā)明的有益效果是，通過兩個(gè)結(jié)構(gòu)相同的FIFO數(shù)據(jù)存儲(chǔ)區(qū)的交替設(shè)置與交替輸出實(shí)現(xiàn)不同延遲輸出的無縫切換，可以更好地模擬出真實(shí)的回波環(huán)境。

附圖說明

圖1為現(xiàn)有FPGA芯片實(shí)現(xiàn)數(shù)字延遲的示意圖；

圖2為實(shí)施例FPGA芯片實(shí)現(xiàn)數(shù)字延遲的示意圖。

具體實(shí)施方式