[發(fā)明專利]半導(dǎo)體集成電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201210490681.5
• 申請(qǐng)日: 2012-11-27
• 公開（公告）號(hào): CN103248354B
• 公開（公告）日: 2018-01-23
• 發(fā)明（設(shè)計(jì)）人: 丘泳埈
• 申請(qǐng)（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號(hào): G01R31/3185
• 分類號(hào): G01R31/3185;G01R31/28;H01L21/66;G01R31/317
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)11363
• 代理人: 周曉雨,俞波

1.一種半導(dǎo)體集成電路，包括：經(jīng)由通孔而彼此耦合的多個(gè)半導(dǎo)體芯片，其中，所述多個(gè)半導(dǎo)體芯片中的最下層的半導(dǎo)體芯片被配置為產(chǎn)生第一測(cè)試脈沖信號(hào)，并且經(jīng)由所述通孔來發(fā)送所述第一測(cè)試脈沖信號(hào)，

所述多個(gè)半導(dǎo)體芯片中的最上層的半導(dǎo)體芯片被配置為在與所述第一測(cè)試脈沖信號(hào)保持時(shí)間差的同時(shí)產(chǎn)生第二測(cè)試脈沖信號(hào)，并且經(jīng)由所述通孔來發(fā)送所述第二測(cè)試脈沖信號(hào)，以及

所述多個(gè)半導(dǎo)體芯片被配置為接收所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)，以及響應(yīng)于所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)而產(chǎn)生用于判定所述通孔是否有缺陷的測(cè)試結(jié)果信號(hào)，

其中，所述通孔彼此耦接。

2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述最下層的半導(dǎo)體芯片包括：

發(fā)送/接收單元，所述發(fā)送/接收單元被配置為向所述通孔發(fā)送內(nèi)部信號(hào)，或接收經(jīng)由所述通孔傳送的信號(hào)；以及

第一測(cè)試單元，所述第一測(cè)試單元被配置為在第一定時(shí)產(chǎn)生所述第一測(cè)試脈沖信號(hào)，以及響應(yīng)于所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)而產(chǎn)生所述測(cè)試結(jié)果信號(hào)。

3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述最下層的半導(dǎo)體芯片還包括：

測(cè)試控制信號(hào)發(fā)生單元，所述測(cè)試控制信號(hào)發(fā)生單元被配置為產(chǎn)生用于控制所述第一測(cè)試脈沖信號(hào)和所述測(cè)試結(jié)果信號(hào)的產(chǎn)生時(shí)序的第一測(cè)試控制信號(hào)、第二測(cè)試控制信號(hào)和第三測(cè)試控制信號(hào)。

4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述第一測(cè)試單元包括：

移位邏輯，所述移位邏輯被配置為在所述第一測(cè)試控制信號(hào)的激活持續(xù)時(shí)間接收所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)作為時(shí)鐘信號(hào)、將電源電壓的電平移位、并且激活所述測(cè)試結(jié)果信號(hào)；

脈沖發(fā)生器，所述脈沖發(fā)生器被配置為響應(yīng)于所述第二測(cè)試控制信號(hào)而產(chǎn)生所述第一測(cè)試脈沖信號(hào)；以及

發(fā)送器/接收器，所述發(fā)送器/接收器被配置為在所述第二測(cè)試控制信號(hào)的激活持續(xù)時(shí)間向所述通孔發(fā)送所述第一測(cè)試脈沖信號(hào)，并且在所述第三測(cè)試控制信號(hào)的激活持續(xù)時(shí)間從所述通孔接收所述第二測(cè)試脈沖信號(hào)。

5.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述移位邏輯包括：

第一觸發(fā)器和第二觸發(fā)器，所述第一觸發(fā)器和第二觸發(fā)器被配置為順序地將所述電源電壓的電平移位。

6.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述最上層的半導(dǎo)體芯片包括：

發(fā)送/接收單元，所述發(fā)送/接收單元被配置為向所述通孔發(fā)送內(nèi)部信號(hào)，或接收經(jīng)由所述通孔傳送的信號(hào)；以及

第二測(cè)試單元，所述第二測(cè)試單元被配置為在第二時(shí)序產(chǎn)生所述第二測(cè)試脈沖信號(hào)，以及響應(yīng)于所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)而產(chǎn)生所述測(cè)試結(jié)果信號(hào)。

7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，所述第二測(cè)試單元包括：

移位邏輯，所述移位邏輯被配置為在所述第一測(cè)試控制信號(hào)的激活持續(xù)時(shí)間接收所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)作為時(shí)鐘信號(hào)、將電源電壓的電平移位、并且激活所述測(cè)試結(jié)果信號(hào)；

脈沖發(fā)生器，所述脈沖發(fā)生器被配置為響應(yīng)于所述第三測(cè)試控制信號(hào)而產(chǎn)生所述第二測(cè)試脈沖信號(hào)；以及

發(fā)送器/接收器，所述發(fā)送器/接收器被配置為在所述第二測(cè)試控制信號(hào)的激活持續(xù)時(shí)間從所述通孔接收所述第一測(cè)試脈沖信號(hào)，并且在所述第三測(cè)試控制信號(hào)的激活持續(xù)時(shí)間向所述通孔發(fā)送所述第二測(cè)試脈沖信號(hào)。

8.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述移位邏輯包括：

第一觸發(fā)器和第二觸發(fā)器，所述第一觸發(fā)器和所述第二觸發(fā)器被配置用于順序地將所述電源電壓的電平移位。

9.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，除了所述最下層的半導(dǎo)體芯片和所述最上層的半導(dǎo)體芯片以外的其余的半導(dǎo)體芯片中的每個(gè)包括：

發(fā)送/接收單元，所述發(fā)送/接收單元被配置為向所述通孔發(fā)送內(nèi)部信號(hào)，或接收經(jīng)由所述通孔傳送的信號(hào)；以及

第三測(cè)試單元，所述第三測(cè)試單元被配置為響應(yīng)于所述第一測(cè)試脈沖信號(hào)和所述第二測(cè)試脈沖信號(hào)而產(chǎn)生所述測(cè)試結(jié)果信號(hào)。