[發明專利]多電壓域電路設計驗證方法

有效

• 申請號: 201210487006.7
• 申請日: 2012-11-26
• 公開（公告）號: CN103838892B
• 公開（公告）日: 2018-06-15
• 發明（設計）人: 杜華斌
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 申發振

本公開涉及多電壓域電路設計驗證方法。一種電平移位器物理驗證系統識別多電壓域集成電路設計內的缺少的電平移位器。該系統分析物理布局設計數據文件，以便識別域和跨域的信號，以及IC設計內的具有一個或多個缺少的電平移位器的器件連接網絡。

背景技術

本發明涉及使用電子設計自動化（EDA）工具的集成電路（IC）設計領域，并且更具體地，涉及用于檢驗多電壓IC設計中的電平移位器的方法和系統。

現在使用專用計算機輔助設計（CAD）工具，有時被稱為EDA工具，執行IC設計。這些工具不僅通過幫助將邏輯設計參數轉換為（由改變抽象程度）用于生產半導體制造掩模等的物理布局數據，而且幫助測試設計的正確操作和對所選擇的制造工藝的適用性，幫助IC設計者生產復雜的集成電路，諸如片上系統（SoC）IC。

當前許多IC設計使用多個（不同的）電壓域，其中為每個域提供針對其任務或結構優化的電源電壓。具體地，IC設計者可以使用這種多電壓域體系結構，這是由于它們允許IC設計者實現消耗更少功率的大的復雜的SoC同時提供所需性能和功能。

一般地，在電子電路中，邏輯電平是信號可以具有的有限個狀態之一，并且通常被以相應信號和某個公共參考電壓點諸如地（0伏）之間的電壓差表示。表示每個狀態的電壓電平的范圍可以取決于使用的邏輯系列，但是一個典型例子是對二值邏輯電平的使用，諸如“1”和“0”，其中例如“0”指示地或接近地（0V）的電壓，并且在用于IC的電源電壓分別是1.2V、3.3V、5V時，“1”指示IC（或其一部分）的最大電源電壓或接近該最大電源電壓的電壓，例如，1.2V、3.3V、5V等。

隨著電壓增加（或IC最小尺寸的減小），在以較高電壓操作的電路中可能需要采用避免晶體管擊穿的裝置（即，內置保護）。例如，在使用金屬硅（MOS）類晶體管技術的IC中，這種保護可以采取增加例如加倍用于高電壓晶體管的柵極氧化物的形式，產生了所謂的雙柵極氧化物（DGO）類型單元。

當IC設計包括多個電壓域時，電平移位器用于將第一電源電壓域的信號電壓（例如，輸出電壓）移位到第二電源電壓域的適合的信號電壓（例如，輸入電壓），反之亦然。從而，IC設計中的電平移位功能可以包括例如將1.2V的邏輯“1”移位到3.3V的邏輯“1”（或將1.2V的邏輯“1”移位到5V的邏輯“1”，反之亦然）等等。這就是說電平移位操作可以包括將低（較低）電壓的電壓移位到高（較高）電壓，或從高（較高）電壓到低（較低）電壓。如果在兩個電壓域之間沒有電平移位器，將存在無效的功率域交叉。因此，必須針對域交叉時信號未經電平偏移的可能違背，徹底驗證多功率域IC設計。

附圖說明

將參考附圖僅僅作為例子描述本發明的其它細節、方面和實施例。在附圖中，類似的參考號用于標識類似或功能類似的元件。為了簡化和清楚示出圖中的元件，并且這些元件不一定按比例繪制。

圖1是一個示意方框圖，示出了缺失所需電平移位器的無效功率域交叉的例子；

圖2是一個示意方框圖，示出了使用電平移位器的有效功率域交叉的例子；

圖3是根據本發明的實施例，用于電平移位器放置驗證的方法的流程圖；

圖4是適用于高電壓功率域或低電壓功率域的DGO MOS晶體管的單個實例的示例布置的示意圖；

圖5是適用于低電壓功率域的低電壓（LV）MOS晶體管的單個實例的示例布置的示意圖；

圖6是圖4的布局的更詳細示例圖的示意圖，包括用于高電壓功率域的功率域值；

圖7是具有圖6的相同布置的例子的示意圖，但是包括用于低電壓功率域的替換值；

圖8示出了展示無效功率域交叉的完整電平移位器電路的示例示意圖，包括兩個LV和兩個DGO MOS晶體管；

圖9示出了展示有效功率域交叉的完整電平移位器電路的示例示意圖，包括兩個LV和兩個DGO MOS晶體管；