[發明專利]半導體器件和包括半導體器件的半導體系統

有效

• 申請號: 201210445118.6
• 申請日: 2012-11-08
• 公開（公告）號: CN103377713B
• 公開（公告）日: 2018-01-02
• 發明（設計）人: 全炳得
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 周曉雨,俞波

相關申請的交叉引用

本申請要求2012年4月20日向韓國知識產權局提交的韓國專利申請No.10-2012-0041364的優先權，其全部內容通過引用合并于此。

技術領域

本發明涉及半導體設計技術，更具體而言，涉及能夠執行存儲器測試的半導體器件和包括半導體器件的半導體系統。

背景技術

通常，在諸如DRAM的半導體存儲器件中必須準確地執行數據讀取操作和數據寫入操作。為了保持準確，存儲芯片中應當不存在故障的存儲器單元。根據半導體技術趨于高集成的趨勢，集成在一個存儲芯片中的存儲器單元的數目正在增加。因此，即使有先進的制造工藝，故障的存儲器單元可能存在于芯片中的機率也在增加。如果沒有準確地測試出這種故障的存儲器單元，則可能導致半導體存儲器件的可靠性惡化。

在半導體存儲器件的測試操作中，如果針對每個存儲器單元執行測試操作，則用于測試高集成的半導體存儲器件所花費的時間會增加，導致成本增加。因此，需要用于減少測試半導體存儲器件所花費的時間的器件和方法。

發明內容

在本發明的一個實施例中，一種半導體器件包括電耦接的兩個或更多個存儲芯片。存儲芯片中的每個包括：多個全局線，所述多個全局線被配置成傳送儲存在存儲器單元中的多個數據；MUX單元，所述MUX單元被配置成接收加載在多個全局線上的多個數據以輸出測試數據；選擇單元，所述選擇單元插入在多個全局線中的兩個或更多個全局線中，并且被配置成在測試模式下輸出測試數據而不輸出加載在兩個或更多個全局線上的數據；以及輸出單元，所述輸出單元耦接至多個全局線，并且被配置成在正常模式下輸出多個數據，以及在測試模式下基于與存儲芯片有關的信息來輸出從耦接至選擇單元的兩個或更多個全局線中的任一個接收的測試數據。

在本發明的一個實施例中，一種半導體器件包括電耦接的兩個或更多個存儲芯片。存儲芯片中的每個包括：多個全局線，所述多個全局線被配置成傳送儲存在存儲器單元中的多個數據；MUX單元，所述MUX單元被配置成接收加載在多個全局線上的多個數據以輸出測試數據；選擇單元，所述選擇單元插入在多個全局線中的兩個或更多個全局線中，并且被配置成在測試模式下輸出測試數據而不輸出加載在兩個或更多個全局線上的數據；控制單元，所述控制單元被配置成響應于測試模式信號而基于接收到的芯片信息來產生輸出使能信號和兩個或更多個測試輸出使能信號；以及輸出單元，所述輸出單元被配置成包括連接在全局線與I/O焊盤之間的多個控制緩沖器，其中，多個控制緩沖器之中的與連接至選擇單元的兩個或更多個全局線相連接的控制緩沖器由相應的測試輸出使能信號來控制，而其余的控制緩沖器由輸出使能信號來控制。

在本發明的一個實施例中，一種半導體系統包括：控制器，所述控制器被配置成將對于相應的存儲芯片唯一的芯片信息傳送至相應的存儲芯片；以及兩個或更多個存儲芯片，所述兩個或更多個存儲芯片通過半導體芯片穿通線而電耦接，其中，存儲芯片中的每個包括：多個全局線，所述多個全局線被配置成傳送儲存在存儲器單元中的多個數據；MUX單元，所述MUX單元被配置成接收加載在多個全局線上的多個數據以輸出測試數據；選擇單元，所述選擇單元插入在多個全局線中的兩個或更多個全局線中，并且被配置成在測試模式下輸出測試數據而不輸出加載在兩個或更多個全局線上的數據；以及輸出單元，所述輸出單元耦接至多個全局線，并且被配置成在正常模式下輸出多個數據，以及在測試模式下基于芯片信息而輸出從連接至選擇單元的兩個或更多個全局線中的任一個接收的測試數據。

附圖說明

結合附圖來描述特征、方面和實施例，其中：

圖1是根據本發明的一個實施例的半導體器件的電路圖；

圖2是說明根據本發明的一個實施例的半導體系統的示圖；

圖3是說明圖2所示的第一存儲芯片的詳細實施例的電路圖；

圖4是說明圖3所示的MUX單元的詳細實施例的框圖；以及

圖5是說明圖3所示的控制單元的詳細實施例的電路圖。

具體實施方式

在下文中，將參照附圖通過各種實施例來描述根據本發明的半導體器件和包括半導體器件的半導體系統。

圖1是根據本發明的一個實施例的半導體器件的電路圖。

根據本發明的本實施例的圖1中的半導體器件是示出了數據輸出路徑的一個半導體存儲芯片。