[發(fā)明專利]半導(dǎo)體器件和包括半導(dǎo)體器件的半導(dǎo)體系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201210445118.6
• 申請(qǐng)日: 2012-11-08
• 公開(kāi)（公告）號(hào): CN103377713B
• 公開(kāi)（公告）日: 2018-01-02
• 發(fā)明（設(shè)計(jì)）人: 全炳得
• 申請(qǐng)（專利權(quán)）人: 愛(ài)思開(kāi)海力士有限公司
• 主分類號(hào): G11C29/56
• 分類號(hào): G11C29/56
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)11363
• 代理人: 周曉雨,俞波

1.一種半導(dǎo)體器件，包括：

通過(guò)半導(dǎo)體芯片穿通線電耦接的兩個(gè)或更多個(gè)存儲(chǔ)芯片，

其中，所述存儲(chǔ)芯片中的每個(gè)包括：

多個(gè)全局線，所述多個(gè)全局線被配置成傳送儲(chǔ)存在存儲(chǔ)器單元中的多個(gè)數(shù)據(jù)；

多路復(fù)用器MUX單元，所述MUX單元被配置成接收加載在所述多個(gè)全局線上的所述多個(gè)數(shù)據(jù)以輸出測(cè)試數(shù)據(jù)；

選擇單元，所述選擇單元插入在所述多個(gè)全局線中的兩個(gè)或更多個(gè)全局線中，并且被配置成在測(cè)試模式下輸出所述測(cè)試數(shù)據(jù)而不輸出加載在所述兩個(gè)或更多個(gè)全局線上的數(shù)據(jù)；以及

輸出單元，所述輸出單元耦接至所述多個(gè)全局線，并且被配置成在正常模式下輸出所述多個(gè)數(shù)據(jù)，以及在所述測(cè)試模式下基于與所述存儲(chǔ)芯片有關(guān)的信息來(lái)輸出從耦接至所述選擇單元的所述兩個(gè)或更多個(gè)全局線中的任一個(gè)接收的測(cè)試數(shù)據(jù)。

2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，相應(yīng)的存儲(chǔ)芯片的輸出單元共同地電連接至I/O焊盤。

3.如權(quán)利要求2所述的半導(dǎo)體器件，還包括阻擋單元，所述阻擋單元被配置成在所述測(cè)試模式下阻擋所述多個(gè)全局線的數(shù)據(jù)的傳輸。

4.如權(quán)利要求2所述的半導(dǎo)體器件，其中：

所述輸出單元包括與相應(yīng)的全局線連接的多個(gè)控制緩沖器，并且

在所述測(cè)試模式下，所述多個(gè)控制緩沖器之中的用于接收所述測(cè)試數(shù)據(jù)的控制緩沖器被激活，而其余的控制緩沖器都被去激活。

5.一種半導(dǎo)體器件，包括：

通過(guò)半導(dǎo)體芯片穿通線電耦接的兩個(gè)或更多個(gè)存儲(chǔ)芯片，

其中，所述存儲(chǔ)芯片中的每個(gè)包括：

多個(gè)全局線，所述多個(gè)全局線被配置成傳送儲(chǔ)存在存儲(chǔ)器單元中的多個(gè)數(shù)據(jù)；

多路復(fù)用器MUX單元，所述MUX單元被配置成接收加載在所述多個(gè)全局線上的所述多個(gè)數(shù)據(jù)以輸出測(cè)試數(shù)據(jù)；

選擇單元，所述選擇單元插入在所述多個(gè)全局線中的兩個(gè)或更多個(gè)全局線中，并且被配置成在測(cè)試模式下輸出所述測(cè)試數(shù)據(jù)而不輸出加載在所述兩個(gè)或更多個(gè)全局線上的數(shù)據(jù)；

控制單元，所述控制單元被配置成響應(yīng)于測(cè)試模式信號(hào)而基于接收到的芯片信息來(lái)產(chǎn)生輸出使能信號(hào)和兩個(gè)或更多個(gè)測(cè)試輸出使能信號(hào)；以及

輸出單元，所述輸出單元被配置成包括連接在所述全局線與I/O焊盤之間的多個(gè)控制緩沖器，

其中，所述多個(gè)控制緩沖器之中的與連接至所述選擇單元的所述兩個(gè)或更多個(gè)全局線相連接的控制緩沖器由相應(yīng)的測(cè)試輸出使能信號(hào)來(lái)控制，而其余的控制緩沖器由所述輸出使能信號(hào)來(lái)控制。

6.如權(quán)利要求5所述的半導(dǎo)體器件，其中，所述存儲(chǔ)芯片共用所述I/O焊盤。

7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述存儲(chǔ)芯片接收唯一的芯片信息。

8.如權(quán)利要求6所述的半導(dǎo)體器件，還包括阻擋單元，所述阻擋單元被配置成在所述測(cè)試模式信號(hào)被激活時(shí)阻擋所述多個(gè)全局線的數(shù)據(jù)的傳輸。

9.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述控制單元包括：

芯片選擇信號(hào)發(fā)生器，所述芯片選擇信號(hào)發(fā)生器被配置成將所述芯片信息譯碼成多個(gè)芯片選擇信號(hào)；以及

輸出使能信號(hào)發(fā)生器，所述輸出使能信號(hào)發(fā)生器被配置成響應(yīng)于所述多個(gè)芯片選擇信號(hào)和所述測(cè)試模式信號(hào)來(lái)產(chǎn)生所述輸出使能信號(hào)以及與相應(yīng)的芯片選擇信號(hào)相對(duì)應(yīng)的測(cè)試輸出使能信號(hào)。

10.如權(quán)利要求9所述的半導(dǎo)體器件，其中，所述芯片選擇信號(hào)發(fā)生器激活所述多個(gè)芯片選擇信號(hào)之中的與相關(guān)的存儲(chǔ)芯片相對(duì)應(yīng)的芯片選擇信號(hào)。

11.如權(quán)利要求9所述的半導(dǎo)體器件，其中：

當(dāng)所述測(cè)試模式信號(hào)被去激活時(shí)，所述輸出使能信號(hào)發(fā)生器激活所述輸出使能信號(hào)和所述測(cè)試輸出使能信號(hào)；以及

當(dāng)所述測(cè)試模式信號(hào)被激活時(shí)，所述輸出使能信號(hào)發(fā)生器響應(yīng)于所述芯片選擇信號(hào)中的每個(gè)的激活狀態(tài)而去激活所述輸出使能信號(hào)并且激活所述測(cè)試輸出使能信號(hào)中的每個(gè)。

12.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述MUX單元包括多個(gè)MUX，所述多個(gè)MUX被配置成將所述多個(gè)全局線分成組，每個(gè)MUX被配置成響應(yīng)于列地址而將加載在所述全局線上的數(shù)據(jù)中的一個(gè)輸出作為所述測(cè)試數(shù)據(jù)中的一個(gè)。