[發(fā)明專利]循環(huán)右移累加基的深空通信中LDPC編碼器和編碼方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210374708.4
• 申請(qǐng)日: 2012-09-27
• 公開(kāi)（公告）號(hào): CN102857240A
• 公開(kāi)（公告）日: 2013-01-02
• 發(fā)明（設(shè)計(jì)）人: 張鵬;蔡超時(shí);萬(wàn)欣
• 申請(qǐng)（專利權(quán)）人: 蘇州威士達(dá)信息科技有限公司
• 主分類號(hào): H03M13/11
• 分類號(hào): H03M13/11
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

技術(shù)領(lǐng)域

本發(fā)明涉及深空數(shù)據(jù)通信領(lǐng)域，特別涉及一種CCSDS深空通信系統(tǒng)中QC-LDPC碼編碼器的高效實(shí)現(xiàn)方法。

背景技術(shù)

由于在傳輸信道中存在的各種失真和噪聲會(huì)對(duì)發(fā)送信號(hào)產(chǎn)生干擾，接收端不可避免地會(huì)出現(xiàn)數(shù)字信號(hào)產(chǎn)生誤碼的情況。為了降低誤碼率，需要采用信道編碼技術(shù)。

低密度奇偶校驗(yàn)（Low-Density?Parity-Check,LDPC）碼以其逼近Shannon限的優(yōu)異性能成為信道編碼領(lǐng)域的研究熱點(diǎn)。準(zhǔn)循環(huán)LDPC碼（Quasic-LDPC，QC-LDPC）碼是一種特殊的LDPC碼，其編碼可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以實(shí)現(xiàn)。

SRAA法是利用生成矩陣G進(jìn)行編碼。QC-LDPC碼的生成矩陣G是由a×t個(gè)b×b階循環(huán)矩陣G_i，j（1≤i≤a,1≤j≤t）構(gòu)成的陣列，t=a+c。與信息向量對(duì)應(yīng)的一部分生成矩陣是單位矩陣，與校驗(yàn)向量對(duì)應(yīng)的其余部分生成矩陣是高密度矩陣。串行SRAA法完成一次編碼需要ab+t個(gè)時(shí)鐘周期，需要(t+c)b個(gè)寄存器、cb個(gè)二輸入與門和cb個(gè)二輸入異或門。此外，還需要acb比特ROM存儲(chǔ)循環(huán)矩陣的首行。

CCSDS深空通信系統(tǒng)推薦了9種QC-LDPC碼，其中碼率η分為1/2、2/3和4/5三種，b分為32、64、128、256、512、1024和2048七種。如圖1所示，η和b共有9種有效組合(η,b)：(4/5,32)、(2/3,64)、(1/2,128)、(4/5,128)、(2/3,256)、(1/2,512)、(4/5,512)、(2/3,1024)和(1/2,2048)，對(duì)應(yīng)9種QC-LDPC碼。對(duì)于所有QC-LDPC碼，均有c=12。圖2給出了不同碼率η下的參數(shù)a和t。

CCSDS深空通信系統(tǒng)中QC-LDPC編碼的現(xiàn)有解決方案是采用串行SRAA法，9種QC-LDPC碼所需的編碼時(shí)間分別是1068、1052、1044、4140、4124、4116、16428、16412和16404個(gè)時(shí)鐘周期。邏輯資源需要65536個(gè)寄存器、24576個(gè)二輸入與門和24576個(gè)二輸入異或門，這是由(η,b)=(1/2,2048)對(duì)應(yīng)的參數(shù)決定的。此外，9種QC-LDPC碼共需774,144比特ROM存儲(chǔ)循環(huán)矩陣的首行。當(dāng)采用硬件實(shí)現(xiàn)時(shí)，如此大的存儲(chǔ)需求會(huì)增加設(shè)備成本，且編碼時(shí)間較長(zhǎng)。

發(fā)明內(nèi)容

針對(duì)CCSDS深空通信系統(tǒng)多碼率QC-LDPC編碼的現(xiàn)有實(shí)現(xiàn)方案中存在的需要大容量存儲(chǔ)器和編碼速度慢缺點(diǎn)，本發(fā)明提供了一種基于循環(huán)右移累加的高效編碼方法，在明顯提高編碼速度的同時(shí)有效減少存儲(chǔ)器和邏輯資源的需求。

如圖13所示，基于循環(huán)右移累加的CCSDS深空通信系統(tǒng)中多碼率QC-LDPC碼的編碼器主要由6部分組成：控制器、向量存儲(chǔ)器、循環(huán)右移表、循環(huán)右移累加器、串行循環(huán)左移累加器（串行CLSA）和差分器。整個(gè)編碼過(guò)程分6步完成：第1步，清零部分校驗(yàn)向量p_y，輸入信息向量s；第2步，循環(huán)右移累加器逐行地使用整個(gè)循環(huán)右移表計(jì)算部分校驗(yàn)向量p_z和向量q；第3步，使用串行CLSA計(jì)算部分校驗(yàn)向量p_y；第4步，循環(huán)右移累加器逐行地使用循環(huán)右移表的前u行計(jì)算部分校驗(yàn)向量p_z；第5步，使用差分器計(jì)算部分校驗(yàn)向量p_x；第6步，輸出一部分碼字(s,p?_x,p_y)。上述編碼過(guò)程簡(jiǎn)單，步驟一致性強(qiáng)，易于實(shí)現(xiàn)。

本發(fā)明提供的QC-LDPC編碼器兼容多碼率，能在明顯提高編碼速度的同時(shí)有效減少存儲(chǔ)器和邏輯資源需求，從而達(dá)到降低硬件成本和功耗的目的。

關(guān)于本發(fā)明的優(yōu)點(diǎn)與精神可通過(guò)接下來(lái)的發(fā)明詳述及附圖得到進(jìn)一步的了解。

附圖說(shuō)明

圖1給出了碼率η和b的有效組合(η,b)；

圖2給出了不同碼率η下的參數(shù)a和t；

圖3是(η,b)=(4/5,32)時(shí)QC-LDPC碼校驗(yàn)矩陣H的詳細(xì)構(gòu)造；

圖4是(η,b)=(2/3,64)時(shí)QC-LDPC碼校驗(yàn)矩陣H的詳細(xì)構(gòu)造；

圖5是(η,b)=(1/2,128)時(shí)QC-LDPC碼校驗(yàn)矩陣H的詳細(xì)構(gòu)造；

圖6是(η,b)=(4/5,128)時(shí)QC-LDPC碼校驗(yàn)矩陣H的詳細(xì)構(gòu)造；

圖7是(η,b)=(2/3,256)時(shí)QC-LDPC碼校驗(yàn)矩陣H的詳細(xì)構(gòu)造；