[發(fā)明專利]基于FPGA的高速可變點(diǎn)FFT處理器及其處理方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210364555.5
• 申請(qǐng)日: 2012-09-18
• 公開（公告）號(hào): CN102945224A
• 公開（公告）日: 2013-02-27
• 發(fā)明（設(shè)計(jì)）人: 馬佩軍;謝輝輝;舒浩;史江義;田映輝;邸志雄;湯海華
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): G06F17/14
• 分類號(hào): G06F17/14
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 田文英;王品華

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字信號(hào)處理技術(shù)領(lǐng)域，更進(jìn)一步涉及通信和雷達(dá)信號(hào)處理中基于現(xiàn)場(chǎng)可編程門陣列(Field?Programmable?Gate?Array，F(xiàn)PGA)的高速可變點(diǎn)流水線快速傅里葉變換(Fast?Fourier?Transform，F(xiàn)FT)處理器及其處理方法。本發(fā)明可用于解決數(shù)字信號(hào)處理技術(shù)中高速可變點(diǎn)數(shù)的FFT運(yùn)算的實(shí)時(shí)處理，易于FPGA實(shí)現(xiàn)，可擴(kuò)展性強(qiáng)。

背景技術(shù)

隨著現(xiàn)場(chǎng)可編程門陣列FPGA(Field?Programmable?Gate?Array)技術(shù)的迅速發(fā)展，采用并行度更大、速度更快的FPGA芯片來實(shí)現(xiàn)FFT已成為必然趨勢(shì)。FPGA技術(shù)的關(guān)鍵就是利用強(qiáng)有力的設(shè)計(jì)工具來縮短開發(fā)周期，提供豐富的片上資源，降低設(shè)計(jì)成本，并能夠并行處理數(shù)據(jù)，容易實(shí)現(xiàn)流水結(jié)構(gòu)，且升級(jí)方便，提高設(shè)計(jì)的靈活性。

傳統(tǒng)的采用原址運(yùn)算的FFT處理器在實(shí)時(shí)專用處理器中得到廣泛應(yīng)用。但采用原址運(yùn)算的FFT處理器，其不同級(jí)同一位置蝶形輸入數(shù)據(jù)尋址不固定，所以每一級(jí)的存儲(chǔ)地址和控制邏輯不相同，從而增加了地址控制的難度和復(fù)雜性，其模塊的移植性比較低。

南京航空航天大學(xué)申請(qǐng)的專利“基于FPGA實(shí)現(xiàn)高速FFT處理的方法”(申請(qǐng)?zhí)?01010278997.9，申請(qǐng)公告號(hào)CN101937424A)公開了一種改進(jìn)基-2算法的FFT處理器。該FFT處理的中間數(shù)據(jù)采用順序存放的方式，每級(jí)輸入、輸出數(shù)據(jù)順序不變，因此幾何結(jié)構(gòu)固定，其使用兩塊數(shù)組采用循環(huán)處理的方法進(jìn)行計(jì)算。但是該方法存在的不足是，其電路循環(huán)處理的結(jié)構(gòu)特點(diǎn)導(dǎo)致對(duì)于大點(diǎn)數(shù)的FFT運(yùn)算實(shí)時(shí)性差，速度低；而且系統(tǒng)全部用16位寬，數(shù)據(jù)精度差；特別是不能進(jìn)行可變點(diǎn)數(shù)的FFT運(yùn)算處理，靈活性差。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，解決傳統(tǒng)FFT處理器控制邏輯復(fù)雜、模塊可移植性低的問題，提出了一種基于FPGA的高速可變點(diǎn)FFT處理器及其處理方法，并采用流水線結(jié)構(gòu)方式實(shí)現(xiàn)了改進(jìn)的基-2算法，可實(shí)現(xiàn)對(duì)數(shù)據(jù)的快速、可變點(diǎn)數(shù)的FFT運(yùn)算處理。

本發(fā)明基于FPGA的高速可變點(diǎn)流水線FFT處理器，包括多級(jí)處理模塊和一級(jí)輸出模塊，多級(jí)處理模塊的總級(jí)聯(lián)數(shù)由用戶進(jìn)行FFT運(yùn)算的序列的最大長(zhǎng)度決定。

多級(jí)處理模塊和輸出模塊以流水線方式級(jí)連；所述處理模塊中的存儲(chǔ)單元與控制單元、蝶形單元通過數(shù)據(jù)總線和控制總線相連；所述輸出模塊中的存儲(chǔ)單元與控制單元、輸出選擇單元通過數(shù)據(jù)總線和控制總線相連；

處理模塊中的存儲(chǔ)單元，用于存儲(chǔ)處理模塊的輸入數(shù)據(jù)；

處理模塊中的控制單元，用于控制和協(xié)調(diào)本級(jí)處理模塊的存儲(chǔ)單元、蝶形單元和下一級(jí)處理模塊的控制單元；

處理模塊中的蝶形單元，用于完成每級(jí)處理模塊的蝶形處理，并把處理結(jié)果送給輸出模塊和下一級(jí)處理模塊的存儲(chǔ)單元；

輸出模塊，用于從不同級(jí)處理模塊選擇輸出結(jié)果來實(shí)現(xiàn)可變點(diǎn)數(shù)的FFT處理器。

基于FPGA的高速可變點(diǎn)流水線FFT處理方法，包括如下步驟：

(1)初始設(shè)置

用戶根據(jù)進(jìn)行FFT運(yùn)算的序列需要的長(zhǎng)度，設(shè)置可變點(diǎn)流水線FFT處理器需要參與運(yùn)算的處理模塊級(jí)數(shù)；

(2)接收數(shù)據(jù)

多級(jí)處理模塊的第一級(jí)處理模塊接收待進(jìn)行FFT運(yùn)算的輸入數(shù)據(jù)序列；

(3)數(shù)據(jù)存儲(chǔ)

第一級(jí)處理模塊的存儲(chǔ)單元接收待進(jìn)行FFT運(yùn)算的輸入數(shù)據(jù)序列，在第一級(jí)處理模塊的控制單元的控制下，將待進(jìn)行FFT運(yùn)算的輸入數(shù)據(jù)序列存入到“寫”狀態(tài)的存儲(chǔ)器組；第一級(jí)處理模塊的存儲(chǔ)單元中的數(shù)據(jù)選擇器將“讀”狀態(tài)的存儲(chǔ)器組的輸出數(shù)據(jù)傳送給第一級(jí)處理模塊的蝶形單元；

(4)蝶形處理

處理模塊中的蝶形單元采用蝶形公式對(duì)存儲(chǔ)單元傳來的數(shù)據(jù)進(jìn)行處理，得到蝶形處理結(jié)果；

(5)判斷FFT運(yùn)算是否結(jié)束

5a)將已經(jīng)參與運(yùn)算的處理模塊個(gè)數(shù)相加，得到的結(jié)果作為已經(jīng)級(jí)聯(lián)的處理模塊數(shù)目；

5b)判斷已經(jīng)級(jí)聯(lián)的處理模塊數(shù)目是否與步驟(1)中所設(shè)置的需要參與FFT運(yùn)算的處理模塊級(jí)數(shù)相等，如果是，則認(rèn)為FFT運(yùn)算完成，執(zhí)行步驟(6)的操作；否則，認(rèn)為運(yùn)算未完成，執(zhí)行步驟5c)的操作；

5c)前級(jí)處理模塊中的蝶形單元將蝶形處理結(jié)果通過數(shù)據(jù)總線傳輸給本級(jí)處理模塊中的存儲(chǔ)單元，在本級(jí)控制單元控制下存入“寫”狀態(tài)存儲(chǔ)器組；本級(jí)處理模塊的存儲(chǔ)單元中的數(shù)據(jù)選擇器將“讀”狀態(tài)的存儲(chǔ)器組的輸出數(shù)據(jù)傳送給本級(jí)處理模塊的蝶形單元，執(zhí)行步驟(4)的操作；

(6)結(jié)果輸出