[發明專利]基于FPGA的高速可變點FFT處理器及其處理方法

無效

• 申請號: 201210364555.5
• 申請日: 2012-09-18
• 公開（公告）號: CN102945224A
• 公開（公告）日: 2013-02-27
• 發明（設計）人: 馬佩軍;謝輝輝;舒浩;史江義;田映輝;邸志雄;湯海華
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 田文英;王品華

1.基于FPGA的高速可變點FFT處理器，包括多級處理模塊和一級輸出模塊，多級處理模塊和輸出模塊以流水線方式級連；所述處理模塊中的存儲單元與控制單元、蝶形單元通過數據總線和控制總線相連；所述輸出模塊中的存儲單元與控制單元、輸出選擇單元通過數據總線和控制總線相連；

所述處理模塊中的存儲單元，用于存儲處理模塊的輸入數據；

所述處理模塊中的控制單元，用于控制和協調本級處理模塊的存儲單元、蝶形單元和下一級處理模塊的控制單元；

所述處理模塊中的蝶形單元，用于完成每級處理模塊的蝶形處理，并把處理結果送給輸出模塊和下一級處理模塊的存儲單元；

所述輸出模塊，用于從不同級處理模塊選擇輸出結果來實現可變點數的FFT處理器。

2.根據權利要求書1所述的基于FPGA的高速可變點FFT處理器，其特征在于，多級處理模塊的總級聯數由用戶進行FFT運算的序列的最大長度決定。

3.根據權利要求書1所述的基于FPGA的高速可變點FFT處理器，其特征在于，所述的存儲單元包括四個存儲器和一個數據選擇器，四個存儲器分為兩組構成“乒乓”結構，同組的數據存儲器又分為一個實部存儲器和一個虛部存儲器；實部存儲器、虛部存儲器通過各自的數據總線分別與數據選擇器相連，數據選擇器從兩組存儲器中選擇其中一組的數據輸出給蝶形單元。

4.根據權利要求書1所述的基于FPGA的高速可變點FFT處理器，其特征在于，所述控制單元包括一個計數器、一個信號產生器和一個信號選擇器，計數器和信號產生器相連，信號產生器和信號選擇器相連。

5.基于FPGA的高速可變點FFT處理方法，包括如下步驟：

(1)初始設置

用戶根據進行FFT運算的序列需要的長度，設置可變點流水線FFT處理器需要參與運算的處理模塊級數；

(2)接收數據

多級處理模塊的第一級處理模塊接收待進行FFT運算的輸入數據序列；

(3)數據存儲

第一級處理模塊的存儲單元接收待進行FFT運算的輸入數據序列，在第一級處理模塊的控制單元的控制下，將待進行FFT運算的輸入數據序列存入到“寫”狀態的存儲器組；第一級處理模塊的存儲單元中的數據選擇器將“讀”狀態的存儲器組的輸出數據傳送給第一級處理模塊的蝶形單元；

(4)蝶形處理

處理模塊中的蝶形單元采用蝶形公式對存儲單元傳來的數據進行處理，得到蝶形處理結果；

(5)判斷FFT運算是否完成

5a)將已經參與運算的處理模塊個數相加，得到的結果作為已經級聯的處理模塊數目；

5b)判斷已經級聯的處理模塊數目是否與步驟(1)中所設置的需要參與FFT運算的處理模塊級數相等，如果是，則認為FFT運算完成，執行步驟(6)的操作；否則，認為運算未完成，執行步驟5c)的操作；

5c)前級處理模塊中的蝶形單元將蝶形處理結果通過數據總線傳輸給本級處理模塊中的存儲單元，在本級控制單元控制下存入“寫”狀態存儲器組；本級處理模塊的存儲單元中的數據選擇器將“讀”狀態的存儲器組的輸出數據傳送給本級處理模塊的蝶形單元，執行步驟(4)的操作；

(6)結果輸出

輸出模塊接收多級處理模塊的運算結果，進行倒位序后，輸出最終結果。

6.根據權利要求書5所述的基于FPGA的高速可變點FFT處理方法，其特征在于，所述步驟(4)中的蝶形公式表述如下：

y(2i)=x(i)+x(i+N/2)×WNp;]]>

y(2i+1)=x(i)-x(i+N/2)×WNp;]]>

其中，y代表處理模塊輸出的數據序列，2i和2i+1分別代表處理模塊的輸出數據y(2i)和y(2i+1)在輸出數據序列中的對應位置，i＝0,1,2,...，N/2，N為FFT處理器處理的數據點數，x代表處理模塊輸入的數據序列，i和i+N/2分別代表處理模塊的輸入數據x(i)和x(i+N/2)在輸入數據序列中的對應位置，代表旋轉因子。