[發明專利]一種改善SONOS結構器件性能的方法

無效

• 申請號: 201210333709.4
• 申請日: 2012-09-11
• 公開（公告）號: CN102832175A
• 公開（公告）日: 2012-12-19
• 發明（設計）人: 田志;顧經綸
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247
• 代理公司: 上海申新律師事務所 31272
• 代理人: 竺路玲

技術領域

本發明涉及SONOS結構技術領域，具體涉及一種改善SONOS結構器件性能的方法。

背景技術

閃存是非易失存儲器件的一種，傳統的閃存利用浮柵極來存儲數據，由于多晶硅是導體，浮柵極存儲的電荷是連續分布的。當有一個泄漏通道的時候，整個浮柵極上存儲的電荷都會通過這個泄漏通道丟失。因此限制閃存按比例縮小能力的最大障礙是其隧穿氧化層厚度不能持續減小。因為在薄的隧穿氧化層情況下，直接隧穿和應力引起的泄漏電流等效應都會對存儲器的漏電控制提出巨大的挑戰。隨著閃存的普遍應用，新近發展的SONOS結構（Sillicon-Oxide-Nitride-Oxide-Sillicon，硅-氧-氮-氧-硅），用具有電荷陷阱能力的氮化硅層取代原有的多晶硅存儲電荷層，由于其用陷阱能級存儲電荷，所以存儲的電荷是離散分布的。這樣就可以抑制由于電荷通過導電通道泄露，使可靠性大大提高。

如圖1所示，典型的SONOS結構由硅襯底1（S）-隧穿氧化層2（O）-電荷存儲層氮化硅3（N）-阻擋氧化層4（O）-多晶硅柵極5（S）組成，在襯底內包括源極6和漏極7。SONOS結構的工作原理是：當編譯時，在門極加較大的電壓，源漏極和襯底接地，由于隧穿效應使電子隧穿過隧穿氧化硅層，存儲在氮化硅層中的陷阱能級中。當擦除時，門極加負電壓，源漏極和襯底接地，氮化硅層中的電子反向隧穿回襯底。為使編譯和擦除的速度提高，需要較薄的隧穿氧化層（3nm左右），然后如此薄的厚度會使電荷的保持能力和編譯/擦除過程中的耐久性降低。但擦除的速度與電場強度成正比，電場越大，擦除速度越快。在SONOS結構進行擦除過程中有兩個隧穿過程：一是電子從氮化硅層中隧穿到襯底；二是電子從柵極經過頂部阻擋氧化硅層進入存儲電荷氮化硅層中。如圖1所示，在傳統的SONOS結構中，由于各層之間是平行排列的，編譯和擦除時的電力線是通過各層平行分布的，在擦除開始時捕獲電荷層中電子的數量多，隧穿介質層的電場遠大于頂部介質層的電場；但是隨著擦除的進行，捕獲的電荷層中的電子逐漸減少，因此隧穿介質層中的電場不斷減少而頂部介質層中電場不斷增加，直到完全擦除時兩處電場強度相等。因此，氮化硅中電子隧穿到襯底的隧穿速度會隨介質層電場的減弱而減弱，而經柵極隧穿到電荷存儲氮化硅層中的隧穿會逐漸增強。當兩個隧穿的速度相等時，電荷存儲氮化硅層中的電子失去和注入達到動態的平衡，進入擦除飽和的狀態，使擦除不能繼續進行，擦除速度降低。

發明內容

針對目前SONOS結構技術存在的上述問題，本發明提供一種改善SONOS結構器件性能的技術方案。

一種改善SONOS結構器件性能的方法，所述SONOS結構包括襯底，隧穿介質層，電荷存儲層，阻擋介質層和導電層，所述襯底內包括一源極和一漏極，所述隧穿介質層、電荷存儲層、阻擋介質層和導電層按順序自下而上設置在所述襯底上，其中，

采用緩變的氮化硅層組成所述電荷存儲層，所述緩變的氮化硅層自下而上由富氮氮化硅的深能級向富硅氮化硅的淺能級漸變。

優選地，改善SONOS結構器件性能的方法，其中，采用硅材料制成所述襯底。

優選地，改善SONOS結構器件性能的方法，其中，采用氧化硅材料制成所述隧穿介質層和所述阻擋介質層。

優選地，改善SONOS結構器件性能的方法，其中，采用多晶硅柵極組成所述導電層。

優選地，改善SONOS結構器件性能的方法，其中，將所述隧穿介質層、所述電荷存儲層、所述阻擋介質層和所述多晶硅柵極的上表面設置為凸面。

優選地，改善SONOS結構器件性能的方法，其中，將所述隧穿介質層、所述電荷存儲層、所述阻擋介質層和所述多晶硅柵極的下表面設置為凸面。

本發明的有益效果：

1．??????????????????形成具有凸面的SONOS結構，促使電場強度在不同層的分布不同，靠近隧穿層有較強的電場。可以提高編譯和擦除的速度，同時可以抑制甚至消除擦除飽和對擦除速度的影響；

2．??????????????????緩變氮化硅層與隧穿氧化硅層之間較接近的楊氏模量可以減少由于隧穿氧化硅層與氮化硅之間由于楊氏模量的差別較大引起的應力對器件的影響；

3．??????????????????緩變的氮化硅層中注入的電子通過從富硅的氮化硅的淺陷阱能級中水平跳躍到富氮的氮化硅的深陷阱能級中可以實現捕獲電子的再分布，使存儲的電荷在存儲電荷層中更加均勻的分布；

4．??????????????????制程工藝和CMOS兼容，節約成本。