[發明專利]一種淺溝槽隔離結構及其制作方法

有效

• 申請號: 201210324178.2
• 申請日: 2012-09-04
• 公開（公告）號: CN103681444B
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,付偉佳

技術領域

本發明涉及半導體制造工藝，尤其涉及一種淺溝槽隔離(STI)結構及其制作方法。

背景技術

淺溝槽隔離結構是半導體工藝中最常用的隔離結構之一。圖1A-1D示出了采用傳統工藝制作淺溝槽隔離結構過程中各步驟所獲得的器件的剖視圖。首先，如圖1A所示，提供半導體襯底100，在半導體襯底100上依次形成氧化物層101和掩膜層102。在掩膜層102上形成具有圖案的光刻膠層103，光刻膠層103中包含的圖案用于形成淺溝槽隔離結構。如圖1B所示，以光刻膠層103為掩膜依次對掩膜層102、氧化物層101和半導體襯底100進行刻蝕，以在半導體襯底100中形成溝槽104。如圖1C所示，在溝槽104表面形成較薄的襯墊氧化物層105。如圖1D所示，在溝槽104中填滿STI氧化物106，以形成淺溝槽隔離結構。

在后續工藝中，還需要在半導體襯底100中摻雜B等雜質以形成阱等。B在后面的熱退火等工藝中很容易向STI氧化物層中擴散，導致在半導體襯底100與STI氧化物106的界面處出現雜質耗盡現象。當施加電壓時，則會出現電阻升高，閾值電壓和工作電流漂移等的現象。

因此，目前急需一種淺溝槽隔離結構及其制作方法，以解決現有技術中存在的上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種淺溝槽隔離結構的制作方法，包括：a)提供半導體襯底，在所述半導體襯底中形成溝槽；b)進行濕法刻蝕，以擴大所述溝槽的尺寸；c)在擴大的溝槽的底部和側壁上形成摻雜的硅外延層，其中，所述摻雜的硅外延層的表面輪廓為U型；以及d)在所述擴大的溝槽內填滿STI氧化物，以形成淺溝槽隔離結構。

優選地，所述摻雜的硅外延層中的摻雜物包括鍺、碳、錫、鉛和氮中的至少一種。

優選地，所述摻雜物的劑量為1×10¹⁵-5×10¹⁵/cm²。

優選地，所述摻雜的硅外延層中還摻雜有硼。

優選地，所述c)步驟之后還包括退火工藝。

優選地，所述退火工藝的退火時間為30-160分鐘，退火溫度為900-1200攝氏度。

優選地，所述摻雜的硅外延層的厚度為4-40納米。

優選地，所述c)步驟之后還包括在所述摻雜的硅外延層上形成襯墊氧化物層的步驟。

優選地，所述擴大的溝槽的截面形狀為六邊形。

優選地，所述濕法刻蝕的時間為1分鐘～30分鐘。

優選地，所述濕法刻蝕所使用的刻蝕劑為氫氟酸或四甲基氫氧化氨，所述刻蝕劑的濃度為1～5％。

優選地，所述半導體襯底為硅襯底。

本發明還提供一種淺溝槽隔離結構，所述淺溝槽隔離結構是采用如上所述的任一種方法制成的。

本發明通過在溝槽內形成摻雜的硅外延層，可以抑制半導體襯底中的硼向STI氧化物中擴散，進而避免硼耗盡而導致的電阻增大、閾值電壓和工作電流漂移等現象。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，

圖1A-1D示出了采用傳統工藝制作淺溝槽隔離結構過程中各步驟所獲得的器件的剖視圖；

圖2為根據本發明一個實施方式制作淺溝槽隔離結構的工藝流程圖；

圖3A-3F為根據本發明一個實施方式制作淺溝槽隔離結構過程中各步驟所獲得的器件的剖視圖；以及

圖4A-4F為根據本發明另一個實施方式制作淺溝槽隔離結構過程中各步驟所獲得的器件的剖視圖。

具體實施方式

接下來，將結合附圖更加完整地描述本發明，附圖中示出了本發明的實施例。但是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。