[發明專利]芯片測試電路及其形成方法

有效

• 申請號: 201210313499.2
• 申請日: 2012-08-29
• 公開（公告）號: CN103630825A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 甘正浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;H01L23/544;H01L21/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

1.一種芯片測試電路，其特征在于，包括：至少一層測試結構，所述至少一層測試結構呈堆疊排列，且相鄰測試結構之間形成有層間介質層，每一層測試結構包括：

第一測試層，所述第一測試層包括多個相互電連接的第一導電塊；

第二測試層，所述第二測試層位于所述第一測試層的下方或者上方，且所述第二測試層包含多個環狀結構，所述環狀結構和所述第一導電塊一一對應，每個所述環狀結構包括位于中心的第二導電塊和位于外環的第三導電塊、位于所述第二導電塊和第三導電塊之間的介質材料，且多個所述第三導電塊之間相互電連接；以及

多個第一導電插塞，所述第一導電插塞位于所述第一測試層和第二測試層之間，用于電連接所述第一導電塊和與其對應的第二導電塊，

每一層第一測試層和每一層第二測試層都分別對應被測芯片的一層金屬層。

2.如權利要求1所述的芯片測試電路，其特征在于，所述第二導電塊的橫截面周長比面積相同的方形或圓形的周長大。

3.如權利要求1所述的芯片測試電路，其特征在于，還包括：多個第二導電插塞，位于相鄰兩個測試結構之間，用于電連接相鄰測試結構的第二導電塊和相應的第一導電塊。

4.如權利要求1所述的芯片測試電路，其特征在于，還包括：多個第三導電插塞，所述第三導電插塞位于焊墊和與所述焊墊最靠近的測試層之間，用于電連接焊墊和與所述焊墊最靠近的測試層的導電塊。

5.如權利要求1所述的芯片測試電路，其特征在于，與每一個第二導電塊相連的第一導電插塞為一個或者多個。

6.如權利要求1所述的芯片測試電路，其特征在于，所述第一導電插塞的橫截面積是所述第二導電塊的1/4~3/4。

7.一種芯片測試電路的形成方法，其特征在于，包括：形成至少一層測試結構，所述至少一層測試結構呈堆疊排列；

每一層測試結構的形成方法包括：

形成第一導電層；

圖形化所述第一導電層形成第一測試層，所述第一測試層包括多個相互電連接的第一導電塊；

在所述第一測試層上形成第一層間介質層；

在所述第一層間介質層中形成多個第一導電插塞，所述第一導電插塞的位置與所述第一導電塊的位置一一對應；

形成第二導電層，覆蓋所述第一層間介質層和所述第一導電插栓；

圖形化所述第二導電層形成第二測試層，所述第二測試層包括多個環狀結構，所述環狀結構和所述第一導電塊的位置一一對應，每個所述環狀結構包括位于中心的第二導電塊和位于外環的第三導電塊，所述第二導電塊位于相應的所述第一導電插栓上，所述第三導電塊之間相互電連接；以及

在所述第二導電塊和第三導電塊中填充介質材料，

或者，每一層測試結構的形成方法包括：

形成第二導電層，圖形化所述第二導電層以形成第二測試層，所述第二測試層包括多個環狀結構，每個所述環狀結構包括位于中心的第二導電塊和位于外環的第三導電塊，所述第三導電塊之間相互電連接；

在所述第二導電塊和第三導電塊中填充介質材料；

在所述第二層測試層上形成第一層間介質層；

在所述第一層間介質層中形成多個第一導電插塞，所述第一導電插塞的位置與所述第二導電塊的位置一一對應；

以及在所述第一層間介質層上形成第一導電層；

圖形化所述第一導電層形成第一測試層，所述第一測試層包括多個相互電連接的第一導電塊，且與所述第一導電插塞的位置一一對應；

其中，每一層第一測試層和每一層第二測試層都分別對應被測芯片的一層金屬層。

8.如權利要求7所述的芯片測試電路的形成方法，其特征在于，所述第二導電塊的橫截面周長比面積相同的方形或圓形的周長大。

9.如權利要求7所述的芯片測試電路的形成方法，其特征在于，在形成一層測試結構后，形成位于該層測試結構上、且與該層測試結構相鄰的另一層測試結構之前，還包括：形成第二層間介質層，所述第二層間介質層覆蓋該層測試結構，在所述第二層間介質層中形成第二導電插塞，所述第二導電插塞位于相鄰兩層測試結構之間，用于電連接相鄰測試結構的第二導電塊和相應的第一導電塊。