[發(fā)明專利]自適應(yīng)輸入/輸出緩沖器及其使用方法

有效

• 申請?zhí)枺?/td>: 201210310608.5
• 申請日: 2004-10-14
• 公開（公告）號: CN102880582A
• 公開（公告）日: 2013-01-16
• 發(fā)明（設(shè)計）人: 韋卡·庫爾茲;澤里格·韋納
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 姬利永

1.一種與一個或多個存儲器器件通信的存儲器控制器，包括

耦合到導(dǎo)體的輸出緩沖器，所述導(dǎo)體耦合到存儲器器件的輸入緩沖器，所述輸出緩沖器具有可操作用于在所述控制器操作時相關(guān)于所述導(dǎo)體被校準(zhǔn)的輸出驅(qū)動阻抗；以及

電路，控制來自所述輸出緩沖器的數(shù)據(jù)信號延遲用于符號眼中心過程以將來自所述控制器的寫操作校準(zhǔn)到所述存儲器器件。

2.如權(quán)利要求1所述的存儲器控制器，其特征在于，所述導(dǎo)體實現(xiàn)雙向、單端的信號通道。

3.如權(quán)利要求1所述的存儲器控制器，其特征在于，所述數(shù)據(jù)在脫離來自所述控制器的前向時鐘的情況下被寫入所述存儲器器件。

4.如權(quán)利要求1所述的存儲器控制器，其特征在于，所述輸出緩沖器是作為DDR接口的部分的多個相似輸出緩沖器之一。

5.如權(quán)利要求4所述的存儲器控制器，其特征在于，用于所述輸出緩沖器的每一個的延遲可被獨立校準(zhǔn)以使其符號眼居中。

6.如權(quán)利要求1所述的存儲器控制器，其特征在于，所述電路包括用于控制所述數(shù)據(jù)信號延遲的可編程延遲單元。

7.如權(quán)利要求6所述的存儲器控制器，其特征在于，所述可編程延遲單元包括由兩個或更多數(shù)值的控制信號確定的可變阻抗電路。

8.如權(quán)利要求7所述的存儲器控制器，其特征在于，所述控制信號響應(yīng)于所述控制器輸出緩沖器和存儲器器件輸入緩沖器的行為中的物理參數(shù)變化而被設(shè)置。

9.如權(quán)利要求7所述的存儲器控制器，其特征在于，還包括寄存器，所述寄存器耦合到所述可編程延遲單元以存儲確定由所述可編程延遲單元引入的時間延遲的值。

10.如權(quán)利要求1所述的存儲器控制器，其特征在于，還包括至少一個寄存器，所述寄存器存儲用于確定輸出驅(qū)動阻抗的輸出緩沖器源驅(qū)動阻抗的第一值，并且存儲用于確定輸出驅(qū)動阻抗的反向驅(qū)動阻抗的第二值。

11.一種具有DDR接口以與存儲器器件通信的控制器，包括：

輸入緩沖器，從耦合到存儲器器件輸出緩沖器的導(dǎo)體接收電信號；以及

電路，依據(jù)符號眼中心過程來控制從所述存儲器器件輸出緩沖器到控制器輸入緩沖器的數(shù)據(jù)信號延遲以將來自所述控制器的讀操作校準(zhǔn)到器件。

12.如權(quán)利要求11所述的控制器，其特征在于，所述電路包括耦合到所述輸入緩沖器的可編程延遲單元；

其中所述可編程延遲單元至少包括：耦合到低電源軌的電容器；耦合到所述可編程延遲單元的輸出的導(dǎo)體；以及并聯(lián)耦合到所述導(dǎo)體和所述電容器的兩個或更多通過門。

13.如權(quán)利要求12所述的控制器，其特征在于，還包括：寄存器，所述寄存器耦合到所述可編程延遲單元以存儲確定由所述可編程延遲單元引入的時間延遲的值。

14.如權(quán)利要求12所述的控制器，其特征在于，還包括：存儲用于編程到所述寄存器的一個或多個值的存儲器。

15.如權(quán)利要求11所述的控制器，其特征在于，所述導(dǎo)體實現(xiàn)雙向、單端的信號通道。

16.如權(quán)利要求11所述的控制器，其特征在于，所述數(shù)據(jù)在脫離來自所述控制器的前向時鐘的情況下被從所述存儲器器件讀取。

17.如權(quán)利要求11所述的控制器，其特征在于，所述輸入緩沖器是作為DDR接口的部分的多個相似輸入緩沖器之一。

18.如權(quán)利要求17所述的控制器，其特征在于，用于所述輸入緩沖器的每一個的延遲可被獨立校準(zhǔn)以使其符號眼居中。