[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201210281553.X
• 申請日: 2012-08-09
• 公開（公告）號: CN103579338A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 陳逸男;徐文吉;葉紹文;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張艷杰;張浴月

技術領域

本發明涉及半導體制作，尤其涉及一種半導體裝置及其制造方法，以避免其內元件間的短路情形。

背景技術

隨著特征尺寸的縮減及芯片上的裝置密度(device?density)的增加，用于金屬氧化物半導體裝置(MOS?devices)的可靠接觸結構的制作便越困難。

舉例來說，隨著金屬氧化物半導體裝置密度的增加，接觸結構的深寬比(即深度與寬度的比例)亦隨而增加。介于相鄰金屬氧化物半導體裝置的間距(pitch)亦隨著縮減以增加裝置密度，進而使得于形成接觸結構時所露出的金屬氧化物半導體裝置的間隔物可能于形成接觸結構時被部分移除，因而會露出導電柵。

然而，隨著金屬氧化物半導體裝置的特征尺寸的降低，上述的導電柵露出情形為不期望的，于接觸結構形成后便可能于導電柵與接觸結構間產生短路現象，進而影響了金屬氧化物半導體裝置的可靠度。

發明內容

有鑒于此，為了克服現有技術的缺陷，本發明提供了一種半導體裝置及其制造方法，以解決上述習知問題。

依據一實施例，本發明提供了一種半導體裝置，包括：

一半導體基板；一柵極，形成于該半導體基板的一部分上，包括依序堆疊于該半導體基板部分上的一介電層與一導電層；一間隔物，順性地覆蓋該柵極的表面并接觸該半導體基板的一部分，包括一氮化硅層以及多個氧化硅層；以及一對源極/漏極區，分別形成于該柵極的對稱側的該半導體基板的一部分內。

依據另一實施例，本發明提供了一種半導體裝置的制造方法，包括：

提供一半導體基板；形成一介電層于該半導體基板上；形成一導電層于該半導體基板上，覆蓋該介電層的一部分；形成一對輕度摻雜區于該導電層的對稱側的該半導體基板內；形成一間隔物層，順應地覆蓋該導電層與該介電層上；分別形成一保護層于覆蓋該導電層的對稱側的一側壁的該間隔物層的一部分上；施行一蝕刻程序，去除該半導體基板上未被該保護層所覆蓋的該間隔物層，形成覆蓋該導電層頂面以及部分側壁的一圖案化的間隔物層以及位于該導電層的底部邊角的多個開口，所述多個開口分別露出該導電層的該底部邊角的一部分；去除該保護層以及未被該導電層所覆蓋的該介電層部分；形成一氧化物層于該導電層的底部邊角的所述多個開口內，該氧化物層接觸該間隔物層與該半導體基板；以及形成一對重度摻雜區于該間隔物層的對稱側的該半導體基板與該輕度摻雜區的一部分內。

本發明可避免元件間的短路情形。

為讓本發明的上述目的、特征及優點能更明顯易懂，下文特舉一較佳實施例，并配合所附的圖式，作詳細說明如下：

附圖說明

圖1-圖8為一系列剖面示意圖，顯示了依據本發明的一實施例的一種半導體裝置的制造方法；以及

圖9為一剖面示意圖，顯示了依據本發明的另一實施例的一種半導體裝置。

其中，附圖標記說明如下：

100~半導體基板；

102、102a~介電層；

104~導電層；

104a~第一導電層；

104b~第二導電層；

106~離子布值程序；

108~輕度摻雜區；

110、110a~間隔物層；

112、112a~保護層；

114~蝕刻程序；

116~蝕刻程序；

118~蝕刻程序；

120~熱氧化程序；

122、122a~氧化物層；

124~蝕刻程序；

126~離子布值程序；

128~重度摻雜區；

130~導電接觸物；

O、P~凹口；

T1、T2~金屬氧化物半導體電晶體。

具體實施方式

圖1-圖8顯示了依據本發明的一實施例的一種半導體裝置的制造方法，以避免元件間的短路情形。

請參照圖1，首先提供一半導體基板100，例如為一P型硅基板，于半導體基板100上則形成有一介電層102以及一導電層104。