[發明專利]基于FPGA的高速串行接口

有效

• 申請號: 201210266161.6
• 申請日: 2012-07-30
• 公開（公告）號: CN102761396A
• 公開（公告）日: 2012-10-31
• 發明（設計）人: 劉大同;彭宇;劉連勝;劉川;見其拓
• 申請（專利權）人: 哈爾濱工業大學
• 主分類號: H04L1/00
• 分類號: H04L1/00;H04L29/10
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 張果瑞

技術領域

本發明涉及基于FPGA的高速串行接口，屬于通信領域。

背景技術

FPGA可以處理的數據形式都是并行數據，所以要實現FPGA與其他器件的通信，一般都需要占用較多的數字I/O引腳，但是隨著對信息流量需求的不斷增長，芯片的管腳數并不可能無限制的增加，傳統的并行接口技術成為進一步提高數據傳輸速率的瓶頸。而由于串行通信對連接線的要求很小，一般只需要發送和接受兩個接口，而且由于硬件工藝和傳輸工藝的提高，串行通信的通信速率也已經得到了較大的提升，因此，目前的FPGA與外界的接口不能滿足日益發展的需求。

發明內容

本發明目的是為了解決目前的FPGA與外界的接口不能滿足日益發展的需求的問題，提供了一種基于FPGA的高速串行接口。

本發明所述基于FPGA的高速串行接口，FPGA內部構建串行接口，所述串行接口通過SFP模塊與外界實現通信，

所述基于FPGA的高速串行接口包括收發器模塊、收發器控制模塊、RX_FIFO、TX_FIFO、分析模塊、接收通道控制模塊和發送通道控制模塊，

收發器模塊由接收器和發送器組成，

接收器：用于將接收到的高速串行數據解碼并轉換為低速的并行數據，并將該并行數據發送給收發器控制模塊；

發送器：用于將從收發器控制模塊接收的低速的并行數據按相應的編碼轉換為高速的串行數據輸出；

收發器控制模塊：用于完成收發器模塊的初始化和控制信號的生成、信號的編碼與解碼、FC底層協議的實現以及對RX_FIFO和TX_FIFO的讀寫相關控制；

RX_FIFO：用于存儲收發器控制模塊寫入的數據，并提供給分析模塊讀取；

TX_FIFO：用于存儲分析模塊發送的數據，并提供給收發器控制模塊讀取；

數據被分析模塊：用于從RX_FIFO中讀取數據，并對所述數據進行分析處理后通過接收通道控制模塊發送給PFGA內部的模塊；還用于將發送通道控制模塊發送的有效數據寫入TX_FIFO。

本發明的優點：

1.實現多通道光纖通信，通信速率可達到1.0625Gbps、2.125Gbps和4.25Gbps；

2.由控制芯片FPGA邏輯實現光纖通道(Fibre?channel)通信協議的底層協議；

3.設計方法對其他類型的串行通信協議具有一定的通用性；

4.實現不同的通信節點間時間同步和時鐘同步。

附圖說明

圖1是本發明所述基于FPGA的高速串行接口的原理框圖；

圖2是初始化狀態機；

圖3是FC傳輸字同步狀態機；

圖4是FC端口狀態機，該狀態機中的數字為不同兩個狀態之間的轉換條件：1表示“未檢測到原語”，2表示“檢測到離線原語”，3表示“無操作原語信號”，4表示“鏈路恢復原語”，5表示“鏈路恢復響應原語”，6表示“空閑原語”，7表示“等待未完成”，8表示“等待完成”。

具體實施方式

具體實施方式一：下面結合圖1說明本實施方式，本實施方式所述基于FPGA的高速串行接口，FPGA內部構建串行接口，所述串行接口通過SFP模塊與外界實現通信，

所述基于FPGA的高速串行接口包括收發器模塊1、收發器控制模塊2、RX_FIFO3、TX_FIFO4、分析模塊5、接收通道控制模塊6和發送通道控制模塊7，

收發器模塊1由接收器1-1和發送器1-2組成，

接收器1-1：用于將接收到的高速串行數據解碼并轉換為低速的并行數據，并將該并行數據發送給收發器控制模塊2；

發送器1-2：用于將從收發器控制模塊2接收的低速的并行數據按相應的編碼轉換為高速的串行數據輸出；

收發器控制模塊2：用于完成收發器模塊1的初始化和控制信號的生成、信號的編碼與解碼、FC底層協議的實現以及對RX_FIFO3和TX_FIFO4的讀寫相關控制；

RX_FIFO3：用于存儲收發器控制模塊2寫入的數據，并提供給分析模塊5讀取；

TX_FIFO4：用于存儲分析模塊5發送的數據，并提供給收發器控制模塊2讀取；

數據被分析模塊5：用于從RX_FIFO?3中讀取數據，并對所述數據進行分析處理后通過接收通道控制模塊6發送給PFGA內部的模塊；還用于將發送通道控制模塊7發送的有效數據寫入TX_FIFO4。

收發器模塊1選用Altera公司的Quartus?II生成的IP核。