[發明專利]一種雙多晶應變SiGe平面BiCMOS集成器件及制備方法

有效

• 申請號: 201210244287.3
• 申請日: 2012-07-16
• 公開（公告）號: CN102738159A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 胡輝勇;張鶴鳴;宋建軍;宣榮喜;舒斌;周春宇;王斌;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8249
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種雙多晶應變SiGe平面BiCMOS集成器件及制備方法。

背景技術

半導體集成電路技術是高科技和信息產業的核心技術，已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志，而以集成電路為代表的微電子技術則是半導體技術的關鍵。半導體產業是國家的基礎性產業，其之所以發展得如此之快，除了技術本身對經濟發展的巨大貢獻之外，還與它廣泛的應用性有關。

英特爾（Intel）創始人之一戈登·摩爾（Gordon?Moore）于1965年提出了“摩爾定律”，該定理指出：集成電路芯片上的晶體管數目，約每18個月增加1倍，性能也提升1倍。多年來，世界半導體產業始終遵循著這條定律不斷地向前發展，尤其是Si基集成電路技術，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力。2004年2月23日英特爾首席執行官克萊格·貝瑞特在東京舉行的全球信息峰會上表示，摩爾定律將在未來15到20年依然有效，然而推動摩爾定律繼續前進的技術動力是：不斷縮小芯片的特征尺寸。目前，國外45nm技術已經進入規模生產階段，32nm技術處在導入期，按照國際半導體技術發展路線圖ITRS，下一個節點是22nm。

不過，隨著集成電路技術的繼續發展，芯片的特征尺寸不斷縮小，在Si芯片制造工業微型化進程中面臨著材料物理屬性，制造工藝技術，器件結構等方面極限的挑戰。比如當特征尺寸小于100nm以下時由于隧穿漏電流和可靠性等問題，傳統的柵介質材料SiO₂無法滿足低功耗的要求；納米器件的短溝道效應和窄溝道效應越發明顯，嚴重影響了器件性能；傳統的光刻技術無法滿足日益縮小的光刻精度。因此傳統Si基工藝器件越來越難以滿足設計的需要。

為了滿足半導體技術的進一步發展需要，大量的研究人員在新結構、新材料以及新工藝方面的進行了深入的研究，并在某些領域的應用取得了很大進展。這些新結構和新材料對器件性能有較大的提高，可以滿足集成電路技術繼續符合“摩爾定理”迅速發展的需要。

因此，目前工業界在制造大規模集成電路尤其是數模混合集成電路時，仍然采用Si?BiCMOS或者SiGe?BiCMOS技術（Si?BiCMOS為Si雙極晶體管BJT+Si?CMOS，SiGe?BiCMOS為SiGe異質結雙極晶體管HBT+Si?CMOS）。

發明內容

本發明的目的在于提供一種雙多晶應變SiGe平面BiCMOS集成器件及制備方法，以實現器件與集成電路性能的最優化。

本發明的目的在于提供一種雙多晶應變SiGe平面BiCMOS集成器件，所述BiCMOS集成器件為雙多晶SiGe?HBT器件，應變SiGe平面溝道NMOS器件和應變SiGe平面溝道PMOS器件。

進一步，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。

進一步，所述SiGe?HBT器件的發射極和基極采用多晶硅接觸。

進一步，所述三種器件為全平面結構。

進一步，PMOS器件采用量子阱結構。

本發明的另一目的在于提供一種雙多晶應變SiGe平面BiCMOS集成器件的制備方法，包括如下步驟：

第一步、選取兩片N型摻雜的Si片，其中兩片摻雜濃度均為1~5×10¹⁵cm^-3，對兩片Si片表面進行氧化，氧化層厚度為0.5~1μm；將其中的一片作為上層的基體材料，并在該基體材料中注入氫，將另一片作為下層的基體材料；采用化學機械拋光（CMP）工藝對兩個氧化層表面進行拋光；

第二步、將兩片Si片氧化層相對置于超高真空環境中在350～480℃的溫度下實現鍵合；將鍵合后的Si片溫度升高100～200℃，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留100~200nm的Si材料，并在其斷裂表面進行化學機械拋光（CMP），形成SOI襯底；

第三步、在襯底表面熱氧化一層厚度為300～500nm的SiO₂層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3~5μm的深槽；利用化學汽相淀積（CVD）的方法，在600～800℃，在深槽內填充SiO₂，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成深槽隔離；