[發明專利]一種基于SOI襯底的BiCMOS集成器件及制備方法

有效

• 申請號: 201210244139.1
• 申請日: 2012-07-16
• 公開（公告）號: CN102738175A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 張鶴鳴;宋建軍;胡輝勇;王海棟;舒斌;呂懿;宣榮喜;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于SOI襯底的BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均為應變Si?MOS器件，雙極器件為SOI?SiGe?HBT。

2.根據權利要求1所述的基于SOI襯底的BiCMOS集成器件，其特征在于，CMOS器件中NMOS器件應變Si溝道為水平溝道，沿溝道方向為張應變。

3.根據權利要求1所述的基于SOI襯底的BiCMOS集成器件，其特征在于，CMOS器件中PMOS器件應變Si溝道為垂直溝道，沿溝道方向為壓應變，并且為回型結構。

4.根據權利要求1所述的基于SOI襯底的BiCMOS集成器件，其特征在于，SiGe?HBT器件的基區為應變SiGe材料。

5.根據權利要求1所述的基于SOI襯底的BiCMOS集成器件，其特征在于，SiGe?HBT器件采用SOI襯底。

6.根據權利要求1所述的基于SOI襯底的BiCMOS集成器件，其特征在于，SiGe?HBT器件為全平面結構。

7.一種基于SOI襯底的BiCMOS集成器件的制備方法，其特征在于，包括如下步驟：

第一步、選取氧化層厚度為150~400nm，上層Si厚度為100～150nm，N型摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的SOI襯底片；

第二步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為50～100nm的N型Si外延層，作為集電區，該層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3；

第三步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為20~60nm的SiGe層，作為基區，該層Ge組分為15~25%，摻雜濃度為5×10¹⁸~5×10¹⁹cm^-3；

第四步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為100～200nm的N型Si層，作為發射區，該層摻雜濃度為1×10¹⁷～5×10¹⁷cm^-3；

第五步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻器件間深槽隔離區域，在深槽隔離區域干法刻蝕出深度為5μm的深槽，利用化學汽相淀積（CVD）方法，在600～800℃，在深槽內填充SiO₂；

第六步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻集電區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為180~300nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第七步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻基區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為105~205nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第八步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為300~500nm的SiO₂層；光刻集電極區域，對該區域進行N型雜質注入，使集電極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域；

第九步、光刻基極區域，對該區域進行P型雜質注入，使基極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成基極接觸區域，并對襯底在950～1100℃溫度下，退火15～120s，進行雜質激活；

第十步、用濕法刻蝕掉表面的SiO₂，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為300~500nm的SiO₂層；

第十一步、光刻PMOS器件有源區，用干法刻蝕工藝，在PMOS器件有源區，刻蝕出深度為2.1～3.2μm的深槽，將氧化層刻透，利用化學汽相淀積（CVD）方法，在600～750℃，在PMOS器件有源區（即深槽）選擇性外延生長七層材料：第一層是厚度為200～400nm的P型Si緩沖層，摻雜濃度為1～5×10¹⁵cm^-3；第二層是厚度為1.5～2μm的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15～25%，摻雜濃度為1～5×10¹⁸cm^-3；第三層是Ge組分為15～25%，厚度為200～400nm的P型SiGe層，摻雜濃度為5×1019～1×10²⁰cm^-3，作為PMOS器件的漏區；第四層是厚度為3～5nm的P型應變Si層，摻雜濃度為1～5×10¹⁸cm^-3，作為P型輕摻雜源漏結構（P-LDD）；第五層是厚度為22～45nm的N型應變Si層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，作為PMOS器件的溝道；第六層是厚度為3～5nm的P型應變Si層，摻雜濃度為1～5×10¹⁸cm^-3，作為P型輕摻雜源漏結構（P-LDD）；第七層是Ge組分為15～25%，厚度為200～400nm的P型SiGe，摻雜濃度為5×10¹⁹～1×10²⁰cm^-3，作為PMOS器件的源區；

第十二步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層SiO₂；光刻NMOS器件有源區，在NMOS器件有源區，刻蝕出深度為1.9～2.8μm的深槽，將氧化層刻透；利用化學汽相淀積（CVD）方法，在600～750℃，在NMOS器件有源區選擇性外延生長四層材料：第一層是厚度為200～400nm的P型Si緩沖層，摻雜濃度為1～5×10¹⁵cm^-3；第二層是厚度為1.5～2μm的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15～25%，摻雜濃度為1～5×10¹⁵cm^-3；第三層是Ge組分為15～25%，厚度為200～400nm的P型SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3；第四層是厚度為10～15nm的P型應變Si層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3作為NMOS器件的溝道；

第十三步、在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；光刻PMOS器件源漏隔離區，利用干法刻蝕工藝，在該區域刻蝕出深度為0.3～0.5μm的淺槽；再利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂，形成MOS器件的電極淺槽隔離；

第十四步、光刻漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.4～0.7μm漏溝槽；利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積摻雜濃度為1～5×10²⁰cm^-3的P型Poly-Si，將PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si，形成漏連接區；

第十五步、在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；光刻柵溝槽窗口，利用干法刻蝕工藝，在PMOS器件柵區域刻蝕出深度為0.4～0.7μm柵溝槽；利用原子層化學汽相淀積（ALCVD）方法，在300～400℃，在襯底表面淀積厚度為6～10nm的高介電常數的HfO₂層，作為PMOS器件的柵介質層；利用化學汽相淀積（CVD）方法，在600～800℃，在柵溝槽中淀積摻雜濃度為1～5×10²⁰cm^-3的P型Poly-SiGe，Ge組分為10～30％，將PMOS器件柵溝槽填滿；光刻柵介質和柵Poly-SiGe，形成柵極和源極，最終形成PMOS器件結構；

第十六步、在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；光刻NMOS器件有源區，利用原子層化學汽相淀積（ALCVD）方法，在300～400℃，在NMOS器件有源區淀積厚度為6～10nm的高介電常數的HfO₂層，作為NMOS器件的柵介質層；利用化學汽相淀積（CVD）方法，在600～800℃，在NMOS器件有源區淀積厚度為200～300nm的P型Poly-SiGe，摻雜濃度為1～5×10²⁰cm^-3，Ge組分為10～30%，光刻柵介質和柵Poly-SiGe，形成柵極；利用離子注入工藝，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構（N-LDD），摻雜濃度均為1～5×10¹⁸cm^-3；

第十七步、利用化學汽相淀積（CVD）方法，在600～800℃，在整個襯底淀積一厚度為3～5nm的SiO₂層，利用干法刻蝕工藝，刻蝕掉表面的SiO₂，形成NMOS器件柵極側墻，利用離子注入工藝，對NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源區和漏區，并快速熱退火，使NMOS器件源區和漏區的摻雜濃度達到1～5×10²⁰cm^-3；

第十八步、在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；光刻引線窗口，在整個襯底上濺射一層金屬鈦（Ti），合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；光刻引線，形成MOS器件的漏極、源極和柵極金屬引線，以及SiGe?HBT的發射極、基極和集電極金屬引線，構成基區厚度為20～60nm，集電區厚度為150～250nm，MOS導電溝道為22～45nm的基于SOI襯底的BiCMOS集成器件。