[發明專利]形成集成電路的方法

在審

• 申請號: 201210242444.7
• 申請日: 2012-07-12
• 公開（公告）號: CN103066005A
• 公開（公告）日: 2013-04-24
• 發明（設計）人: 解子顏;張銘慶;李俊鴻;林益安;陳德芳;陳昭成
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/74
• 分類號: H01L21/74;H01L21/02
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明大體上涉及集成電路制造方法，更具體而言，涉及制造具有減小的間距的集成電路的方法。

背景技術

集成電路常用于制造各種各樣的電子器件，如存儲器芯片。生產方面的一個目的是減小集成電路的尺寸，以便增加個體元件的密度，并因此增強集成電路的功能性。集成電路上的最小間距(相同類型的兩個相鄰結構(例如，兩個相鄰的柵極導體)的相同點之間的最小距離)常用作電路密度的代表性度量。部件寬度在本文中有時被稱為F，部件之間的間隔的寬度在本文中有時被稱為S。

電路密度的增加常受到可用光刻設備的分辨率的限制。給定的光刻設備能夠生產的部件和間隔的最小尺寸與其分辨能力有關。如果要嘗試在光刻膠中限定小于機器最小部件尺寸的部件，那么置于輻射中的光刻膠區域可能對掩模板圖案無響應，導致不能準確地重復生產光刻膠部件。

已做了一些努力來嘗試將集成電路器件的間距減小至低于光刻生產的最小間距，但這些方法難以控制且表現出不同的結果。

考慮到現有方法的缺陷，必須提供一種能夠將器件中的間距減小至低于光刻工藝可生產的間距的方法。

發明內容

為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種形成集成電路的方法，所述方法包括：提供第一材料層；在所述第一材料層上形成第二材料層；在所述第二材料層上形成具有多個第一部件的經圖案化的掩模層，所述多個第一部件具有第一間距P₁；將所述經圖案化的掩模層用作掩模來圖案化所述第二材料層，從而在所述第二材料層中形成所述第一部件，并暴露出所述第一材料層的一部分頂面；在圖案化所述第二材料層之后，修整所述經圖案化的掩模層，以形成經修整的圖案化掩模層；將多種摻雜劑引入未被所述經修整的圖案化掩模層覆蓋的所述第二材料層內，從而形成具有第二間距P₂的摻雜區，其中，所述第二間距P₂小于所述第一間距P₁；去除經修整的圖案化掩模層，以暴露出所述第二材料層中的未摻雜區；選擇性地去除所述未摻雜區，以形成多個第二部件，所述多個第二部件對應于所述第二材料層中的相應摻雜區。

在上述方法中，其中，所述第二間距P₂基本上是所述第一間距P₁的一半。

在上述方法中，其中，選擇性去除步驟包括用蝕刻劑去除所述未摻雜區，其中所述蝕刻劑對所述未摻雜區的蝕刻去除速率高于對所述摻雜區的蝕刻去除速率。

在上述方法中，其中，所述第二材料層包括多晶硅層、單晶硅層、或非晶硅層。

在上述方法中，其中，所述第二材料層包括多晶硅層、單晶硅層、或非晶硅層，其中，選擇性去除步驟包括用蝕刻劑去除所述未摻雜區，所述蝕刻劑包括四甲基氫氧化銨(TMAH)、四丁基氫氧化磷、四苯基氫氧化砷、KOH、NaOH、或NH₄OH。

在上述方法中，其中，所述第二材料層包括多晶硅層、單晶硅層、或非晶硅層，其中，所述摻雜劑包括As、P、B、C、N、Si、Ge或BF₂。

在上述方法中，其中，所述第二材料層包括多晶硅層、單晶硅層、或非晶硅層，其中，所述摻雜劑的劑量基本上高于1E15ion/cm²。

在上述方法中，其中，引入所述多種摻雜劑的步驟包括將所述多種摻雜劑基本上垂直地注入到所述第二材料層內。

在上述方法中，進一步包括將所述多個第二部件用作掩模來蝕刻所述第一材料層。

在上述方法中，其中，每個第二部件的側壁與所述經修整的圖案化掩模層的相應側壁垂直對齊。