[發明專利]一種時間數字轉換器

有效

• 申請號: 201210211299.6
• 申請日: 2012-06-20
• 公開（公告）號: CN103516367A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 王新剛;楊海鋼
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: H03M1/50
• 分類號: H03M1/50
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 梁愛榮

技術領域

本發明屬于時間測量技術領域，涉及一種高精度大范圍時間數字轉換器。

背景技術

高精度大范圍的時間測量作為一種關鍵性的技術在諸多領域中被廣泛應用，例如激光測距(LRF)、導航通信、高能物理實驗、衛星監控、科學計量等領域。精密的時間測量無論是在國防還是在民用領域都不可或缺，而且隨著技術的發展，時間的測量正朝著高精度大輸入范圍的方向發展，以滿足眾多應用的要求。

時間數字轉換器(Time-to-Digital?Converter，TDC)是一種將時間間隔轉換為數字量輸出的器件，一定程度上類似于模擬數字轉換器(Analog-to-Digital?Converter，ADC)，只不過ADC量化的電壓或者電流，而TDC量化的是時間間隔。到目前為止，TDC的典型方法可歸納為以下幾種：計數法，即用一高頻時鐘對輸入的時間間隔直接進行計數，該方法測量精度較低，且需要外部的高頻時鐘，通常與其他具有高精度的方法配合使用；時間到電壓及電壓到數字法，顧名思義，該方法就是先把待測的時間間隔(脈沖的形式)借助于電容的充電轉換為一定的電壓，再通過電容的放電將電壓釋放，電路設計使得放電速度要遠小于充電速度，所以待測的時間間隔得到了展寬，用計數器對展寬后的脈沖計數就得到了待測時間信息，相對計數法，該方法精度高，但是由于是數模混合電路，有諸多因素影響測量的準確性；抽頭式延遲線法(Tapped?Delay?Line，TDL)，主題思想就是將先到的邊沿信號每經過一定量的延遲(通常就是一個緩沖器或反相器的延遲)與后到的信號進行一次裁決，以確定兩者裁決時的先后順序，裁決結果為11100…序列，從裁決結果就可得知輸入的時間信息，該方法精度較高，但是芯片面積開銷大，尤其是當輸入的時間間隔很大時；差分式延遲線法(Vernier?Delay?Line，VDL)，將待測的兩個信號每經過一定量的延遲(兩者的延遲不同，但延遲差為一個定值)裁決一次，裁決的結果就是最后的輸出結果，該方法的精度比TDL還要高，是常用方法里精度最高的，但是芯片面積開銷比TDL的還要大。因此，一種高精度的、大輸入范圍的、面積開銷小的TDC成為一種發展趨勢。

發明內容

為了解決現有技術中芯片面積開銷比TDL的還要大的技術問題，本發明目的是提供一種高精度、大輸入范圍、芯片面積小的時間數字轉化器，以解決目前時間測量中遇到的主要難題。

為達到上述目的，本發明的時間數字轉換器設有：

一粗檢測電路，具有端口一、端口二和端口三，其中：端口三接收輸入的電平信號，用于對不同的電平信號選擇不同的測量量程；端口一和端口二用于分別接收輸入兩個具有連續時間間隔的跳變沿信號，并利用粗檢測電路中的環狀延遲線對兩個具有連續的時間間隔的跳變沿信號之間的時間間隔進行粗測量，并對端口一輸入的跳變沿信號在環狀延遲線中的循環次數進行計數，獲取環狀延遲線的所有裁決延遲單元的最終狀態值、獲取環狀延遲線中端口一輸入跳變沿信號的循環次數計數值和獲取于端口二輸入跳變沿信號的時間余量信號；

一接口電路，其兩個輸入端連接粗檢測電路輸出端，接收并將所述裁決延遲單元的最終狀態值生成開始信號的上升沿，將所述時間余量信號生成停止信號的上升沿，獲取開始信號和停止信號的上升沿之間的時間間隔作為粗檢測電路的時間余量；

一細檢測電路，具有兩個輸入端和端口四，所述端口四用于接收輸入的控制信號，用于進一步調節控制細檢測電路的測量精度；所述兩個輸入端連接接口電路的輸出端，接收并利用細檢測電路中的差分環形振蕩器對接口電路輸出的開始信號和停止信號的上升沿之間的時間間隔進行細測量，并對差分環形振蕩器中振蕩器的振蕩周期進行計數，生成并輸出差分環形振蕩器中振蕩器的振蕩周期計數值；

一計算單元，其輸入端分別與粗檢測電路的計數器的輸出端連接、與裁決延遲輸出端連接、與細檢測電路的計數器的輸出端連接，接收并將所述端口一輸入的跳變沿信號在環狀延遲線中的循環次數計數值、所述最終狀態值和所述的差分環形振蕩器中振蕩器的振蕩周期計數值生成并輸出含有待測時間間隔信息的數字量。

優選實施例，粗檢測電路包括：