[發明專利]執行初始校正及全時更新模式校正的方法和記憶體電路有效
| 申請號: | 201210210859.6 | 申請日: | 2012-06-20 |
| 公開(公告)號: | CN102710230A | 公開(公告)日: | 2012-10-03 |
| 發明(設計)人: | 夏濬;洪森富;陳文偉 | 申請(專利權)人: | 鈺創科技股份有限公司 |
| 主分類號: | H03H7/38 | 分類號: | H03H7/38 |
| 代理公司: | 北京律誠同業知識產權代理有限公司 11006 | 代理人: | 梁揮;常大軍 |
| 地址: | 中國臺灣新竹科*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 執行 初始 校正 更新 模式 方法 記憶體 電路 | ||
技術領域
本發明涉及一種于記憶體電路內執行初始校正及全時更新模式校正的方法和記憶體電路,尤其涉及一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可于初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。
背景技術
芯片與芯片之間的溝通不僅需要準確的時序設計,也需要準確設計二芯片之間的阻抗匹配。根據聯合電子設備工程委員會(Joint?Electron?Device?Engineering?Council,JEDEC)的標準,可利用延伸暫存器設定(extended?mode?register?set,EMRS)模式,執行離線驅動器阻抗匹配校正,以準確設計二芯片之間的阻抗匹配。
請參照圖1,圖1為現有技術說明記憶體電路100的示意圖。在供電給記憶體電路100后,記憶體電路100一開始先進入延伸暫存器設定模式。在延伸暫存器設定模式中,使用者必須利用示波器人工判讀記憶體電路100的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的回轉率(Slew?rate)。然后,再利用阻抗匹配電路102內的一上拉驅動器1022與一下拉驅動器1024調整記憶體電路100的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的回轉率。另外,如圖1所示,記憶體電路100另包含一校正電路104,用以執行回轉率的強度調整。
然而,如圖1所示,記憶體電路100是利用阻抗匹配電路102與校正電路104分別執行延伸暫存器設定模式及全時更新模式校正,導致記憶體電路100具有大的電路面積,且記憶體電路100也不會全時(full?time)執行更新模式校正。
發明內容
本發明的一實施例提供一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法。該方法包含供電至一記憶體電路;利用該阻抗匹配電路,對該記憶體電路執行該初始校正;該記憶體電路離開該初始校正;該記憶體電路進入一驅動模式;每隔一預定時間該記憶體電路退出該驅動模式;根據一更新指令,利用該阻抗匹配電路對該記憶體電路執行該更新模式校正;一輸出電壓電位檢測電路判斷該記憶體電路的輸出電壓電位;根據該輸出電壓電位檢測電路的判斷結果,執行一相對應的動作。
本發明的另一實施例提供一種可于初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。該記憶體電路包含一輸出電壓電位檢測電路及一阻抗匹配電路。該輸出電壓電位檢測電路,用以判斷該記憶體電路的一輸出電壓電位。該阻抗匹配電路包含一上拉驅動器及一下拉驅動器。該上拉驅動器是用以在該記憶體電路的初始校正及全時更新模式校正下,當該記憶體電路的輸出電壓電位低于一低參考電壓時,調高該輸出電壓電位;該下拉驅動器是用以在該記憶體電路的初始校正及全時更新模式校正下,當該記憶體電路的輸出電壓電位高于一高參考電壓時,調低該輸出電壓電位。
本發明提供一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可于初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。該方法是在供電給該記憶體電路后,即利用該記憶體電路內的阻抗匹配電路執行該初始校正,也即該記憶體電路進入一延伸暫存器設定(EMRS)模式。在執行該初始校正的過程中,使用者可通過該阻抗匹配電路調整一輸出電壓的邏輯高電位與邏輯低電位的回轉率。結束并退出該初始校正后,該記憶體電路進入一驅動模式。在該驅動模式中,該記憶體電路是每隔一預定時間退出該驅動模式,以執行該更新模式校正。在執行該更新模式校正的過程中,該記憶體電路可利用一輸出電壓電位檢測電路判斷該記憶體電路的輸出電壓的電位,并通過該阻抗匹配電路調整該記憶體電路的輸出電壓的電位。如此,本發明可通過該記憶體電路的阻抗匹配電路將該初始校正與該更新模式校正結合在一起。因此,本發明不僅可全時(full?time)執行阻抗匹配以減少該記憶體電路的輸出電壓的反射,也可因為該初始校正與該更新模式校正共用該阻抗匹配電路而減少該記憶體電路的面積。
以下結合附圖和具體實施例對本發明進行詳細描述,但不作為對本發明的限定。
附圖說明
圖1為現有技術說明記憶體電路的示意圖;
圖2為本發明的一實施例說明共用記憶體電路內的阻抗匹配電路執行初始校正及更新指令的方法的流程圖;
圖3為說明記憶體電路的示意圖。
其中,附圖標記
100、300????????記憶體電路
102、302????????阻抗匹配電路
104?????????????校正電路
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