[發(fā)明專利]半導(dǎo)體器件

有效

• 申請?zhí)枺?/td>: 201210210356.9
• 申請日: 2012-06-21
• 公開（公告）號: CN103166629B
• 公開（公告）日: 2017-10-31
• 發(fā)明（設(shè)計）人: 金宰興
• 申請（專利權(quán)）人: 海力士半導(dǎo)體有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙)11363
• 代理人: 俞波,郭放

相關(guān)申請的交叉引用

本申請要求2011年12月8日提交的韓國專利申請?zhí)枮?0-2011-0130937的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本發(fā)明的示例性實施例涉及一種半導(dǎo)體設(shè)計技術(shù)，更具體而言，涉及一種可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路。

背景技術(shù)

圖6是示出現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。

參見圖6，現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路包括：預(yù)驅(qū)動器60，所述預(yù)驅(qū)動器60被配置成響應(yīng)于輸入數(shù)據(jù)IN_DATA而輸出上拉控制信號S1和下拉控制信號S2；PMOS晶體管PM，所述PMOS晶體管被配置成由上拉控制信號S1來導(dǎo)通和關(guān)斷，并將電源電壓VDD輸出到輸出端子DQ；以及NMOS晶體管NM，所述NMOS晶體管被配置成由下拉控制信號S2來導(dǎo)通和關(guān)斷，并將接地電壓VSS輸出到輸出端子DQ。

描述現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作，當(dāng)沒有輸入數(shù)據(jù)IN_DATA時，預(yù)驅(qū)動器60分別以邏輯高電平和邏輯低電平輸出上拉控制信號S1和下拉控制信號S2，關(guān)斷晶體管PM和NM，并且將輸出端子DQ去使能，例如，處于浮置狀態(tài)中。

如果輸入邏輯高電平的輸入數(shù)據(jù)IN_DATA，則預(yù)驅(qū)動器60將邏輯低電平的上拉控制信號S1和下拉控制信號S2都輸出并施加到各個晶體管PM和NM，并且僅導(dǎo)通PMOS晶體管PM使得電源電壓VDD被輸出到輸出端子DQ。

如果輸入邏輯低電平的輸入數(shù)據(jù)IN_DATA，則預(yù)驅(qū)動器60將邏輯高電平的上拉控制信號S1和下拉控制信號S2都輸出并施加到各個晶體管PM和NM，并且僅導(dǎo)通NMOS晶體管NM使得接地電壓VSS被輸出到輸出端子DQ。

然而，在現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路中，在輸入數(shù)據(jù)IN_DATA連續(xù)輸入并且其比特數(shù)目增加的情況下，上拉晶體管PM和下拉晶體管NM要在縮短的時間內(nèi)在導(dǎo)通與關(guān)斷之間切換，以及可能發(fā)生重疊現(xiàn)象，所述重疊現(xiàn)象是指在電源電壓VDD與接地電壓VSS之間產(chǎn)生穿通電流。因此，可造成功率損耗并且輸出側(cè)電路可能誤操作。

發(fā)明內(nèi)容

本發(fā)明的實施例涉及一種可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路。

根據(jù)本發(fā)明的一個實施例，一種半導(dǎo)體器件包括：第一信號延遲模塊，所述第一信號延遲模塊被配置成將輸入信號的第一邊沿延遲變化的延遲量，維持所述輸入信號的第二邊沿，以及輸出至少一個第一驅(qū)動信號；第二信號延遲模塊，所述第二信號延遲模塊被配置成將所述輸入信號的第二邊沿延遲變化的延遲量，維持所述輸入信號的第一邊沿，以及輸出至少一個第二驅(qū)動信號；以及輸出焊盤驅(qū)動模塊，所述輸出焊盤驅(qū)動模塊被配置成響應(yīng)于所述第一驅(qū)動信號而用第一電壓驅(qū)動數(shù)據(jù)輸出焊盤，并響應(yīng)于所述第二驅(qū)動信號而用第二電壓驅(qū)動所述數(shù)據(jù)輸出焊盤。

根據(jù)本發(fā)明的另一個實施例，一種半導(dǎo)體器件包括：第一延遲操作單元，所述第一延遲操作單元被配置成將輸入信號的第一邊沿延遲第一延遲量，維持所述輸入信號的第二邊沿，以及輸出第一驅(qū)動操作信號；第二延遲操作單元，所述第二延遲操作單元被配置成將所述第一驅(qū)動操作信號的第一邊沿延遲第二延遲量，維持所述第一驅(qū)動操作信號的第二邊沿，以及輸出第二驅(qū)動操作信號；第三延遲操作單元，所述第三延遲操作單元被配置成將所述輸入信號的第二邊沿延遲第一延遲量，維持所述輸入信號的第一邊沿，以及輸出第三驅(qū)動操作信號；第四延遲操作單元，所述第四延遲操作單元被配置成將所述第三驅(qū)動操作信號的第二邊沿延遲第二延遲量，維持所述第三驅(qū)動操作信號的第一邊沿，以及輸出第四驅(qū)動操作信號；第一輸出焊盤驅(qū)動模塊，所述第一輸出焊盤驅(qū)動模塊被配置成響應(yīng)于所述第一驅(qū)動操作信號和所述第二驅(qū)動操作信號而用第一電壓驅(qū)動數(shù)據(jù)輸出焊盤；以及第二輸出焊盤驅(qū)動模塊，所述第二輸出焊盤驅(qū)動模塊被配置成響應(yīng)于第三驅(qū)動操作信號和第四驅(qū)動操作信號而用第二電壓驅(qū)動所述數(shù)據(jù)輸出焊盤。

附圖說明

圖1是示出根據(jù)本發(fā)明的一個實施例的可以防止發(fā)生重疊的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。

圖2是說明根據(jù)本發(fā)明的實施例的圖1所示的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作的時序圖。

圖3是示出根據(jù)本發(fā)明的另一個實施例的可以防止發(fā)生重疊的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。

圖4A和圖4B是示出在根據(jù)本發(fā)明的另一個實施例的圖3所示的半導(dǎo)體器件的數(shù)據(jù)輸出電路的組成部分之中的第一信號延遲單元和第二信號延遲單元的電路圖。