[發明專利]一種數據同步的方法及裝置

有效

• 申請號: 201210207815.8
• 申請日: 2012-06-21
• 公開（公告）號: CN103516455B
• 公開（公告）日: 2017-02-22
• 發明（設計）人: 周恒箴;高鳳玲;王艷
• 申請（專利權）人: 天津中興智聯科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 天津濱海科緯知識產權代理有限公司12211
• 代理人: 馬倩倩

技術領域

本發明涉及數字信號傳輸領域，尤其涉及一種數據同步的方法及裝置。

背景技術

隨著數字系統的規模越來越大、復雜程度越來越高，兩個或多個時鐘域在邏輯設計中的應用越來越多。在不同的時鐘域中，不可避免地會遇到數據的互相傳遞。由于兩個不同的時鐘之間會存在一定的相位差和短時的頻率抖動，為了使數據能夠可靠傳輸，在進行設計時，必須充分考慮時序對功能的影響，否則會照成兩個時鐘域之間的數據同步失敗。

目前，將數據由異步時鐘域轉換到同步時鐘域通常采用雙口RAM緩存數據的方法來實現：用異步時鐘作為雙口RAM的寫時鐘，寫時鐘產生雙口RAM的寫地址，由寫時鐘在一個端口寫入數據；再用同步時鐘作為讀時鐘，并產生雙口RAM的讀地址，讀時鐘在另一個端口讀出數據；該雙口RAM深度是根據需要容忍的短時頻差范圍來確定。分別將讀寫地址用同步時鐘采樣并進行比較，以判斷讀寫地址之間的距離是否小于可能發生讀、寫沖突的最小距離，即“危險距離”，如果是，則將讀地址跳轉，轉到離當前位置最遠的地址后，再執行讀操作；否則不必調整讀地址，直接執行讀操作。

經過上述方法讀出來的數據，雖然能達到既穩定又正確，還可以屏蔽異步時鐘和本地同步時鐘之間的相位差以及短時的頻率抖動問題，能夠實現異步時鐘域的數據同步，但是利用此方法，需要依賴可編程邏輯器件的RAM資源，此外，同步數據的延時時間較長，需要由雙口RAM的設計深度決定。

發明內容

本發明實施例提供了一種數據同步的方法及裝置，用以解決現有數據同步技術中對RAM的深度要求較高且延時時間較長的問題。

基于上述問題，本發明實施例提供的一種數據同步的方法，包括：

利用設定的異步時鐘對輸入的數據進行1：N解復用，得到每路傳輸速率是輸入的數據的1/N的N路數據和周期為2N個異步時鐘周期的第一同步信號，其中N為大于1的整數；

利用設定的同步時鐘對所述第一同步信號進行延遲得到第二同步信號和第三同步信號，所述第二同步信號與所述第三同步信號相差至少一個同步時鐘周期；

在所述同步時鐘的每個采樣沿，判斷所述第二同步信號和所述第三同步信號是否相等，且在第一次判斷出不相等時，生成沿觸發信號并且計數為設定的第一數值，并在計數為設定的第一數值后按照同步時鐘的周期繼續進行計數，在生成下一次沿觸發信號的時刻判斷上一個計數的數值是否為設定的第二數值，若是，繼續進行計數；若否，計數為所述設定的第一數值；依次輸出每次計數的數值；

利用所述同步時鐘和輸出的各計數的數值，依次對所述N路數據進行采樣，得到N：1復用的輸出數據。

本發明實施例提供的一種數據同步的裝置，包括：

解復用模塊，用于利用設定的異步時鐘對輸入的數據進行1：N解復用，得到每路傳輸速率是輸入的數據的1/N的N路數據和周期為2N個異步時鐘周期的第一同步信號，其中N為大于1的整數；

同步模塊，用于利用設定的同步時鐘對經所述解復用模塊得到的所述第一同步信號進行延遲得到第二同步信號和第三同步信號，所述第二同步信號與所述第三同步信號相差一個同步時鐘周期，和用于在所述同步時鐘的每個采樣沿，判斷所述第二同步信號和所述第三同步信號是否相等，且在不相等時生成沿觸發信號；

計數模塊，用于接收所述同步模塊在第一次判斷出不相等時生成沿觸發信號，并且計數為設定的第一數值，并在計數為設定的第一數值后按照同步時鐘的周期繼續進行計數，所述計數模塊在接收到所述同步模塊生成的下一次沿觸發信號的時刻判斷上一個計數的數值是否為設定的第二數值，若是，繼續進行計數；若否，計數為所述設定的第一數值；所述計數模塊依次輸出每次計數的數值；

復用模塊，用于利用所述同步時鐘和所述計數模塊輸出的各計數的數值，依次對所述N路數據進行采樣，得到N：1復用的輸出數據。