[發明專利]用于半導體器件測試的測試裝置無效
| 申請號: | 201210206597.6 | 申請日: | 2012-06-21 |
| 公開(公告)號: | CN102707219A | 公開(公告)日: | 2012-10-03 |
| 發明(設計)人: | 葉守銀;劉遠華;余琨;王錦;陳燕 | 申請(專利權)人: | 上海華嶺集成電路技術股份有限公司 |
| 主分類號: | G01R31/26 | 分類號: | G01R31/26 |
| 代理公司: | 上海思微知識產權代理事務所(普通合伙) 31237 | 代理人: | 鄭瑋 |
| 地址: | 201203 上海市浦*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 用于 半導體器件 測試 裝置 | ||
技術領域
本發明涉及半導體技術領域,特別涉及一種用于半導體器件測試的測試裝置。
背景技術
如圖1所示,現有的用于測試待測器件11的測試裝置,通常包括測試板12、位于測試板12上表面的連接點121以及位于連接點121外側的測試板12上的測試夾具13。所述測試夾具13用于夾持待測器件11,所述測試夾具13的底部具有多個貫穿所述測試夾具且與測試板12上表面的連接點121相對應連接的圓柱形導體(pogo)131,所述圓柱形導體(pogo)131的橫截面與所述測試板12上表面的連接點121相當。
在測試時,所述待測器件11放置到所述測試夾具13中,所述待測器件11下表面的連接點111與所述測試夾具13的圓柱形導體131相連,需保證待測器件11上的連接點111與測試夾具13的圓柱形導體131對應相接觸才能滿足測試要求。然而,隨著半導體行業的芯片集成度越來越高,待測器件上的連接點越來越密集,測試板上的連接點越來越小,測試板12上的連接點121的直徑一般在幾個毫米,容易導致待測器件的連接點與測試夾具13的圓柱形導體131接觸不良,進而致使測試效率低,測試不可靠。
因此,如何提高待測器件的連接點與測試板上的連接點之間的接觸率,已經成為本領域技術人員亟待解決的技術問題之一。
發明內容
本發明的目的是提供一種用于半導體器件測試的測試裝置,能夠增大待測半導體器件上的連接點和測試板上表面的連接點的接觸率,以提高測試效率。
本發明的技術解決方案是一種用于半導體器件測試的測試裝置,用于待測半導體器件的測試,所述半導體器件的下表面設有多個連接點,所述用于半導體器件測試的測試裝置包括:
一測試板,位于所述待測半導體器件下方,所述測試板上表面設有多個連接點;
一用于夾持所述待測半導體器件的測試夾具,位于測試板上且位于所述測試板的連接點外側;
所述用于半導體器件測試的測試裝置還包括:導電柵格,位于所述待測半導體器件與所述測試板之間,并連接所述待測半導體器件的連接點與所述測試板的連接點。
作為優選:所述導電柵格由相互間隔平行排布的導電絲以及封裝在相鄰導電絲之間的絕緣材料組成。
作為優選:所述導電絲和導電絲之間的絕緣材料的橫截面面積均小于所述待測半導體器件的連接點和所述測試板的連接點的橫截面面積。
作為優選:所述導電絲為圓柱體,所述待測半導體器件的連接點與所述測試板的連接點均為球體、半球體或圓柱體。
作為優選:所述導電絲的直徑遠小于所述待測半導體器件的連接點與所述測試板的連接點的直徑,且相鄰導電絲之間的間距遠小于所述待測半導體器件的連接點與所述測試板的連接點的直徑。
作為優選:所述導電絲的直徑小于0.1mm。
作為優選:所述導電絲的間距小于0.01mm。
與現有技術相比,本發明的用于半導體器件測試的測試裝置包括一連接待測半導體器件下表面的連接點和測試板上表面的連接點的導電柵格,通過所述導電柵格增大了待測半導體器件下表面的連接點和測試板上表面的連接點的接觸率,從而提高測試準確性;進一步的,導電柵格由相互間隔平行排布的非常纖細的導電絲和封裝在相鄰導電絲之間的非常纖細的絕緣材料組成,使得所述待測器件上的連接點和測試板上表面的連接點通過多條導電絲相連,增大接觸率。
附圖說明
圖1是現有技術用于半導體器件測試的測試裝置的結構示意圖;
圖2是本發明具體實施例的用于半導體器件測試的測試裝置的結構示意圖;
圖3是本發明具體實施例的用于半導體器件測試的測試裝置中導電柵格的俯視圖。
具體實施方式
本發明下面將結合附圖作進一步詳述:
在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是本發明能夠以很多不同于在此描述的其它方式來實施,本領域技術人員可以在不違背本發明內涵的情況下做類似推廣,因此本發明不受下面公開的具體實施的限制。
其次,本發明利用示意圖進行詳細描述,在詳述本發明實施例時,為便于說明,表示器件結構的剖面圖會不依一般比例作局部放大,而且所述示意圖只是實例,其在此不應限制本發明保護的范圍。此外,在實際制作中應包含長度、寬度及深度的三維空間尺寸。
圖2示出了本發明用于半導體器件測試的測試裝置的結構示意圖。
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