[發明專利]淺溝槽隔離結構的制造方法

有效

• 申請號: 201210206376.9
• 申請日: 2012-06-20
• 公開（公告）號: CN103515281A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/265
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造領域，尤其涉及一種淺溝槽隔離結構的制造方法。

背景技術

隨著半導體技術的飛速發展，集成電路制造工藝已經深入深亞微米時代。淺溝槽隔離（Shallow?Trench?Isolation，STI）技術，由于其具有優異的隔離性能和平坦的表面形狀以及良好的抗鎖性能等，已經成為一種廣泛應用于CMOS器件制造過程中的器件隔離技術。

現有技術中的一種淺溝槽隔離結構的制造方法，包括以下步驟：

首先，請參考圖1A，提供一半導體襯底100，在所述半導體襯底100上依次形成墊氧化層101和墊氮化層102，其中，墊氮化層102作為掩膜層，墊氧化層101作為刻蝕緩沖層；

接著，請參考圖1B，依次刻蝕所述墊氮化層102、墊氧化層101和部分半導體襯底100，形成貫穿所述墊氮化層102、墊氧化層101和部分半導體襯底100的淺溝槽103；

然后，請參考圖1C，在墊氮化層102以及淺溝槽103表面沉積氧化層（Linear?Oxide）104，并向所述淺溝槽103中填充絕緣介質105；

接著，請參考圖1D，化學機械平坦化所述絕緣介質105以及氧化層104，至所述半導體襯底100表面，形成淺槽隔離結構。

但是，在現代CMOS器件的制造中，隨著器件關鍵尺寸不斷地按照比例縮小，用于器件隔離的淺溝槽的深寬比也變得越來越大，填充淺溝槽形成的槽隔離結構與襯底的界面容易產生孔洞以及空隙，使得襯底中摻雜的硼、磷等離子通過孔洞以及空隙擴散至淺溝槽隔離結構中，引起閾值電壓不穩定，器件失效。

發明內容

本發明的目的在于提供一種淺溝槽隔離結構的制造方法，能夠提高淺溝槽隔離結構與襯底界面的質量，抑制襯底中摻雜離子的擴散。

為解決上述問題，本發明提出一種淺溝槽隔離結構的制造方法，包括以下步驟：

提供一半導體襯底，在所述半導體襯底上形成墊層；

依次刻蝕所述墊層和部分半導體襯底，形成貫穿所述墊層和部分半導體襯底的淺溝槽；

在所述淺溝槽表面形成氧化層；

向所述淺溝槽中填充絕緣介質；

去除所述半導體襯底上方的絕緣介質以及墊層，形成淺槽隔離結構；

其中，所述制造方法還包括：在所述淺溝槽表面形成氧化層之前，對所述淺溝槽表面進行碳等離子體處理和/或碳離子注入；和/或，

在所述淺溝槽表面形成氧化層之后，對所述淺溝槽內壁表面的半導體襯底進行碳離子注入。

進一步的，所述墊層包括位于所述半導體襯底上的墊氧化層以及位于墊氧化層方的墊氮化層。

進一步的，在所述淺溝槽表面形成的氧化層的厚度為4nm~40nm。

進一步的，所述淺溝槽表面形成氧化層的工藝為CVD或熱氧化生長工藝。

進一步的，所述碳等離子體處理過程中，碳等離子的濃度為1.0E15/cm³~5.0E16/cm³，碳等離子的能量為0.1KeV~0.5KeV。

進一步的，所述碳離子注入的劑量為1.0E14/cm³~5.0E15/cm²，注入能量為0.5KeV~3.5KeV。

進一步的，在所述淺溝槽表面形成氧化層之后，向所述淺溝槽中填充絕緣介質的步驟之前，對包含所述氧化層的器件進行退火處理。

進一步的，對包含所述氧化層的器件進行退火處理的時間為30min~160min，退火溫度為900℃~1200℃。

進一步的，采用高深寬比填充工藝或高密度等離子體填充工藝向所述淺溝槽中填充絕緣介質。

進一步的，形成淺槽隔離結構之后，對包含淺溝槽隔離結構的器件進行退火處理。

進一步的，對包含淺溝槽隔離結構的器件進行退火處理的時間為10min~60min，退火溫度為1000℃~1040℃。

與現有技術相比，本發明提供的淺溝槽隔離結構的制造方法，在淺溝槽中形成氧化層之前或之后，對淺溝槽與半導體襯底的界面進行碳處理，利用碳離子的擴散修補淺溝槽的氧化層與半導體襯底的SiO₂/Si界面的孔洞以及空隙，提高SiO₂/Si界面致密性，抑制半導體襯底中摻雜的硼、磷等離子的擴散，進而提高淺溝槽隔離結構的隔離性能。

附圖說明

圖1A至1D是現有技術的一種STI結構的制造工藝中的器件結構示意圖；

圖2是本發明實施例一的STI結構的制造方法流程圖；