[發明專利]一種驗證高級微控制器總線接口的裝置

有效

• 申請號: 201210179329.X
• 申請日: 2012-06-01
• 公開（公告）號: CN103455460B
• 公開（公告）日: 2017-11-14
• 發明（設計）人: 張浩;馬超;盧鼎;毛維
• 申請（專利權）人: 廣東新岸線計算機系統芯片有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及系統芯片技術領域，具體涉及系統芯片的驗證技術。本發明涉及一種驗證高級微控制器總線接口的裝置。

背景技術

隨著領先的系統芯片（SoC，System on Chip）設計中都包含了更復雜的各種協議，用于驗證的知識產權（VIP，Verification Intellectual Property）已經成為驗證環境的一個重要組成部分，并使工程師能夠在緊張的項目進度中達到覆蓋率目標。VIP提供各種芯片上和芯片外的功能模型，如PCI Express、USB、MIPI、HDMI和以太網等。驗證工程師使用這些模型在流片前來測試所有的SoC接口，使他們能夠驗證一個接口是否符合所公布的標準。

電子設計自動化（EDA）軟件工具廠商推出的SystemVerilog驗證方法學（VMM）被很多電子公司采用，用于開發先進驗證環境。使用SystemVerilog創建采用覆蓋主導、隨機約束、基于斷言驗證技術的綜合驗證環境，同時為可互用驗證組件指定了建庫數據塊。VMM方法學得到全球數百家SoC和硅IP驗證團隊的采用，加速開發基于SystemVerilog的功能強大的驗證環境，并有助于以較少時間和努力達到可測量的功能覆蓋率目標。

主流芯片設計越來越需要使用可廣泛重用IP的基于SoC的設計技術。這增加了設計的復雜性，給工程師提出更大的驗證挑戰，需要采用強大的新驗證技術和方法。采用了VMM方法學的標準，它極大提高了芯片驗證過程的質量和生產率。

隨著芯片規模越來越大、設計復雜度越來越高，芯片設計中的驗證成為設計師的挑戰。運用VMM方法學的SystemVerilog可以有效地幫助芯片設計工程師解決驗證挑戰。

近來有軟件工具廠商推出基于SystemVerilog語言，帶有原生的UVM、VMM和OVM支持不同于其他商用化的VIP，該VIP完全采用SystemVerilog語言編寫，在一個采用了另一種不同語言的原始實現周圍，也無須任何的封裝或者方法學擴展。Discovery VIP采用了原生地支持通用驗證方法學（UVM，Universal Verification Methodology）、驗證方法學手冊（VMM，Verification Methodology Manual）和開放式驗證方法學（OVM，Open Verification Methodology）的架構，而不需要方法學級別的互操作性封裝、或者在外層之下的翻譯及重新映射。針對AMBA3.0之前的標準，有相關的商用VIP，但是大都建立在相關的驗證方法學（或仿真工作）之上，沒有單純的基于System Verilog語言的VIP。

為了響應對更高性能和功率效率的需求，現在看到行業中廣泛而快速地采用AMBA 4AXI4^TM和ACE^TM協議，以支持可持續不斷的、多樣化的以及多處理器SoC芯片，AMBA 4.0的標準推出后，沒有成熟的VIP驗證AXI4和ACE的總線接口，因此，需要開發了一套AMBA VIP，兼容AMBA4.0以下全部標準，與驗證方法學無關，與仿真工具無關，基于system verilog語言，可以集成到任何AMBA體系的SoC驗證環境中。

發明內容

本發明提供一種驗證高級微控制器總線接口的裝置，適用于任何基于AMBA的系統級或模塊級的驗證，可提高整個芯片的設計驗證效率。

本發明提供的一種驗證高級微控制器總線接口的裝置，包括：

參數生成單元，用于根據約束條件產生隨機傳輸包（random transaction），該傳輸包中包含下述參數中至少之一：數據、地址、讀寫類型、突發長度，并發送所述隨機傳輸包給傳輸單元；

傳輸單元（Transactor），用于所述隨機傳輸包transaction的內容，生成出不同的命令，并發送給驅動單元Driver；

驅動單元，用于將所述不同命令轉化成接口（interface）上的信號，通過相應的標準接口interface發送到驗證對象（DUT）；

檢測單元，用于監測所述驗證對象DUT總線的行為，并實時檢查所述總線的協議的正確性；

功能覆蓋率統計單元，用于接收所述傳輸單元和/或檢測單元發送的傳輸包transaction，根據其內容進行總線行為的覆蓋率統計，包括訪問類型、地址空間、數據空間、突發類型中至少之一。