[發明專利]時鐘用異步FIFO存儲器

無效

• 申請號: 201210161477.9
• 申請日: 2012-05-23
• 公開（公告）號: CN102723108A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 陳峰
• 申請（專利權）人: 常州芯奇微電子科技有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 蘇州廣正知識產權代理有限公司 32234
• 代理人: 劉述生

技術領域

本發明涉及電子元件領域，特別是涉及一種時鐘用異步FIFO存儲器。

背景技術

當今集成電路設計的主導思想之一就是同步化設計，即對所有時鐘控制器件(如觸發器、RAM等)都采用同一個時鐘來控制。但是隨著設計規模的不斷擴大，更多元件集成在同一裸片上，使裸片尺寸越來越大，這容易造成時鐘偏差。在集成電路的設計中，一些新的方法，如整體異步局部同步（GALS）結構正在替代通常的同步方法，它不需要整體采用單一時鐘因而避免了時鐘的不確定性問題，另外在SoC芯片中也往往包含多個時鐘。但多時鐘域帶來的一個問題就是，不可避免地要完成數據在不同時鐘域之間的傳遞。如何設計異步時鐘域之間的接口電路就成了一個必須考慮的問題。

異步FIFO（First?In?First?Out）是解決這個問題一種簡便、快捷的方案。異步FIFO是一種先進先出的電路，使用在時鐘頻率不同的數據接口部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。現在的異步FIFO存儲器一般都是拘泥于格雷碼設計方式，它有著自身的缺點。由于格雷碼是一種具有反射特性和循環特性的單步自補碼，它的碼長2n決定了存儲器的深度一定要是2n-1，即若實際需要深度為9的存儲器，則只能設計出深度為16的存儲器來替代。由于FIFO先進先出的工作機制，大的FIFO這不僅造成電路面積和功耗的增加，還使得數據的輸出延遲（latency）增大。

發明內容

本發明主要解決的技術問題是提供一種時鐘用異步FIFO存儲器能夠提高電路速度，簡化電路結構，降低生產成本。

為解決上述技術問題，本發明采用的一個技術方案是：提供一種時鐘用異步FIFO存儲器，包括：數據輸入端、主放大電路、雙端口存儲單元、邏輯控制電路、讀/寫地址譯碼電路、讀寫控制存儲電路和數據輸出端，所述數據輸入端、主放大電路、雙端口存儲單元和數據輸出端依次連接，所述雙端口存儲單元分別與讀/寫地址譯碼電路和邏輯控制電路相連接，所述讀寫控制存儲電路與讀/寫地址譯碼電路相連接。

在本發明一個較佳實施例中，所述邏輯控制電路包括至少兩個多路選擇器。

在本發明一個較佳實施例中，所述讀/寫地址譯碼電路包括讀地址譯碼器和寫地址譯碼器。

在本發明一個較佳實施例中，所述雙端口存儲單元為雙端口隨機靜態存儲器SRAM。

在本發明一個較佳實施例中，所述讀寫控制存儲電路包括數據深度存儲單元和數據控制單元。

本發明的有益效果是：本發明時鐘用異步FIFO存儲器能夠提高電路速度、簡化電路結構，降低生產成本。

附圖說明

圖1是本發明時鐘用異步FIFO存儲器一較佳實施例的結構示意圖；

附圖中各部件的標記如下：1、數據輸入端，2、主放大電路，3、雙端口存儲單元，4、邏輯控制電路，5、讀/寫地址譯碼電路，6、讀寫控制存儲電路，7、數據輸出端。

具體實施方式

下面結合附圖對本發明的較佳實施例進行詳細闡述，以使本發明的優點和特征能更易于被本領域技術人員理解，從而對本發明的保護范圍做出更為清楚明確的界定。

請參閱圖1，一種時鐘用異步FIFO存儲器，包括：數據輸入端1、主放大電路2、雙端口存儲單元3、邏輯控制電路4、讀/寫地址譯碼電路5、讀寫控制存儲電路6和數據輸出端7，所述數據輸入端1、主放大電路2、雙端口存儲單元3和數據輸出端7依次連接，所述雙端口存儲單元3分別與讀/寫地址譯碼電路5和邏輯控制電路4相連接，所述讀寫控制存儲電路6與讀/寫地址譯碼電路5相連接。

另外，所述邏輯控制電路4包括至少兩個多路選擇器。

另外，所述讀/寫地址譯碼電路5包括讀地址譯碼器和寫地址譯碼器。

另外，所述雙端口存儲單元3為雙端口隨機靜態存儲器SRAM。

另外，所述讀寫控制存儲電路6包括數據深度存儲單元和數據控制單元。

區別于現有技術，本發明時鐘用異步FIFO存儲器，能夠提高電路速度，簡化電路結構，降低生產成本。

以上所述僅為本發明的實施例，并非因此限制本發明的專利范圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護范圍內。