[發(fā)明專利]一種用于FPGA配置的PROM電路架構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201210148171.X
• 申請(qǐng)日: 2012-05-10
• 公開(kāi)（公告）號(hào): CN102789815A
• 公開(kāi)（公告）日: 2012-11-21
• 發(fā)明（設(shè)計(jì)）人: 陳雷;蔣玉東;劉增榮;陳煜;郭晨光;周濤;李學(xué)武;張彥龍;孫華波;倪俊達(dá)
• 申請(qǐng)（專利權(quán)）人: 北京時(shí)代民芯科技有限公司;中國(guó)航天科技集團(tuán)公司第九研究院第七七二研究所
• 主分類號(hào): G11C16/10
• 分類號(hào): G11C16/10;G06F13/16;G06F12/02
• 代理公司: 中國(guó)航天科技專利中心 11009
• 代理人: 安麗

技術(shù)領(lǐng)域

本發(fā)明涉及一種PROM電路架構(gòu)，特別是一種針對(duì)FPGA配置應(yīng)用而優(yōu)化了的PROM電路架構(gòu)，屬于集成電路領(lǐng)域。

背景技術(shù)

圖1是一個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield?Programmable?Gate?Array)的配置接口示意圖。在此處為了方便示意FPGA100器件的配置原理，僅僅將其與配置相關(guān)的接口信號(hào)標(biāo)注了出來(lái)，主要包括：配置數(shù)據(jù)輸入信號(hào)DIN[7:0]、模式選擇引腳MODE?PINS、FPGA配置時(shí)鐘信號(hào)CCLK、配置完成信號(hào)DONE、配置初始化信號(hào)INITn、編程使能信號(hào)PROGRAMn、測(cè)試數(shù)據(jù)輸入信號(hào)TDI、測(cè)試模式選擇信號(hào)TMS、測(cè)試時(shí)鐘信號(hào)TCK和測(cè)試數(shù)據(jù)輸出信號(hào)TDO。

針對(duì)FPGA100器件的配置，一般存在邊界掃描模式、串行模式和并行模式三種配置方式。在邊界掃描模式下，F(xiàn)PGA100器件與相應(yīng)的配置存儲(chǔ)器件通過(guò)各自邊界掃描電路的TAP接口級(jí)聯(lián)形成串行掃描鏈路，配置數(shù)據(jù)從DIN[0]端送入FPGA100器件；在串行模式下，數(shù)據(jù)輸入信號(hào)DIN[7:0]的第一位DIN[0]會(huì)作為FPGA100器件配置所需的串行數(shù)據(jù)輸入端；在并行模式下，數(shù)據(jù)輸入信號(hào)DIN[7:0]會(huì)作為FPGA100器件配置所需的并行數(shù)據(jù)輸入信號(hào)。

傳統(tǒng)的FLASH存儲(chǔ)器無(wú)法直接應(yīng)用于FPGA100器件的配置，必須通過(guò)增加特定功能的外圍電路，以達(dá)到適應(yīng)FPGA100器件不同配置模式需求的目的。在存儲(chǔ)容量上，直接采用大容量的FLASH存儲(chǔ)器不利于減小芯片體積外形，也不利于降低封裝成本，因此設(shè)計(jì)一款可通過(guò)級(jí)聯(lián)方式進(jìn)行容量擴(kuò)容的PROM芯片就顯得非常有意義。在應(yīng)用上，現(xiàn)今FPGA100器件大多都支持IEEE?1149.1或者IEEE?1532邊界掃描標(biāo)準(zhǔn)，因而有必要將IEEE?1149.1及IEEE?1532邊界掃描標(biāo)準(zhǔn)應(yīng)用于PROM芯片中邊界掃描電路的優(yōu)化設(shè)計(jì)當(dāng)中，以便擁有更靈活的應(yīng)用特性。

發(fā)明內(nèi)容

本發(fā)明的技術(shù)解決問(wèn)題是：克服現(xiàn)有技術(shù)的不足之處，提供一種針對(duì)FPGA配置應(yīng)用而優(yōu)化了的PROM電路架構(gòu)，解決了傳統(tǒng)的FLASH存儲(chǔ)器無(wú)法直接滿足FPGA不同配置模式需求的問(wèn)題，并且克服了單個(gè)PROM芯片存儲(chǔ)容量過(guò)小、不利于配置規(guī)模擴(kuò)充的問(wèn)題。

本發(fā)明的技術(shù)解決方案是：

一種用于FPGA配置的PROM電路架構(gòu)，包括FLASH存儲(chǔ)器201、JTAG控制器202、FLASH控制器203、并串轉(zhuǎn)換電路204、時(shí)鐘復(fù)位電路205、上電復(fù)位電路206、晶振207和BIST控制器208；

時(shí)鐘復(fù)位電路205給JTAG控制器202、FLASH控制器203、并串轉(zhuǎn)換電路204和BIST控制器208提供時(shí)鐘信號(hào)和復(fù)位信號(hào)，同時(shí)時(shí)鐘復(fù)位電路205還給晶振207提供使能信號(hào)，晶振207給時(shí)鐘復(fù)位電路205提供時(shí)鐘，上電復(fù)位電路206給時(shí)鐘復(fù)位電路205提供上電復(fù)位脈沖；

FLASH存儲(chǔ)器201、JTAG控制器202、并串轉(zhuǎn)換電路204和BIST控制器208均與FLASH控制器203連接并且進(jìn)行數(shù)據(jù)交互，F(xiàn)LASH存儲(chǔ)器201用于存儲(chǔ)FPGA配置數(shù)據(jù)，JTAG控制器202通過(guò)FLASH控制器203對(duì)存儲(chǔ)在FLASH存儲(chǔ)器201中的FPGA配置數(shù)據(jù)進(jìn)行控制操作，通過(guò)FLASH控制器203與并串轉(zhuǎn)換電路204進(jìn)行數(shù)據(jù)交互，由并串轉(zhuǎn)換電路204進(jìn)行數(shù)據(jù)并串轉(zhuǎn)換并輸出給FPGA芯片進(jìn)行配置。

所述JTAG控制器202包括TAP狀態(tài)機(jī)301、指令譯碼器302、指令寄存器303、多路選擇器304、幀數(shù)據(jù)寄存器305、幀地址寄存器306、邊界掃描寄存器307、旁路寄存器308、設(shè)備標(biāo)識(shí)寄存器309和用戶編碼寄存器310；

JTAG控制器202的測(cè)試數(shù)據(jù)輸入信號(hào)同時(shí)連接到指令寄存器303、幀數(shù)據(jù)寄存器305、幀地址寄存器306、邊界掃描寄存器307、旁路寄存器308、設(shè)備標(biāo)識(shí)寄存器309和用戶編碼寄存器310的數(shù)據(jù)輸入端；幀數(shù)據(jù)寄存器305、幀地址寄存器306、邊界掃描寄存器307、旁路寄存器308、設(shè)備標(biāo)識(shí)寄存器309和用戶編碼寄存器310分別接收指令譯碼器302輸出的寄存器使能信號(hào)用于寄存器數(shù)據(jù)通路選擇，

JTAG控制器202通過(guò)幀數(shù)據(jù)寄存器305和幀地址寄存器306分別完成與FLASH控制器203之間的數(shù)據(jù)交互和地址交互；