[發明專利]低密度奇偶校驗碼LDPC編碼處理方法及裝置

無效

• 申請號: 201210145481.6
• 申請日: 2012-05-10
• 公開（公告）號: CN103391104A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 張兵峰
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;梁麗超

1.一種低密度奇偶校驗碼LDPC編碼處理方法，其特征在于，包括：

根據所述LDPC的母碼矩陣的行數確定隨機存儲器RAM的個數；

依據每次輸入的信息比特以及每次從所述母碼矩陣每行所對應的RAM的RAM單元中讀取的數據比特，依次針對所述母碼矩陣中每行信息位的值，迭代寫入每行所對應的RAM的RAM單元中；

直到每行中的最后一個信息位，輸出所述每行所對應的RAM的RAM單元中存儲的數據比特。

2.根據權利要求1所述的方法，其特征在于，依據每次輸入的信息比特以及每次從所述母碼矩陣每行所對應的RAM的RAM單元中讀取的數據比特，依次針對所述母碼矩陣中每行信息位的值，迭代寫入每行所對應的RAM的RAM單元中包括：

根據所述母碼矩陣中的每行信息位的第一個值獲取每行對應的RAM的初始地址；

從每行對應的RAM的初始地址開始，將輸入的信息比特與從每行對應的RAM的RAM單元中讀取的數據比特進行運算后獲取的運算結果寫入所述每行對應的RAM的RAM單元中；

根據每行中的下一個值，重復初始地址的獲取步驟，以及將下一次輸入的信息比特與依據上一個值寫入的數據比特進行運算之后獲得的運算結果迭代寫入所述每行對應的RAM的RAM單元中的步驟，直到每行中的最后一個信息位。

3.根據權利要求1或2所述的方法，其特征在于，還包括：

讀取依據每行中最后一個信息位寫入所述每行對應的RAM的RAM單元中的數據比特；

將所述每行對應的RAM的RAM單元中的數據比特進行求和運算之后的求和結果寫入第二RAM中；

根據每行對應的RAM和/或所述第二RAM的RAM單元中的數據比特獲取所述母碼矩陣的校驗位。

4.根據權利要求3所述的方法，其特征在于，根據每行對應的RAM和/或所述第二RAM的RAM單元中的數據比特獲取所述母碼矩陣的校驗位包括：

確定進行校驗位運算的一個或多個所述RAM；

從地址單元0開始依次讀取確定的一個或多個所述RAM的RAM單元中的數據比特；

將在一個或多個所述RAM對應RAM單元中讀取到的所述數據比特進行異或運算獲取所述母碼矩陣的校驗位。

5.根據權利要求3所述的方法，其特征在于，還包括，依據所述母碼矩陣的碼率對所述母碼矩陣中迭代操作的信息位的個數進行控制，其中，所述母碼矩陣的碼率為所述母碼矩陣中信息位的個數與所述母碼矩陣中校驗位的個數的比值。

6.一種低密度奇偶校驗碼LDPC編碼處理裝置，其特征在于，包括：

第一確定模塊，用于根據所述LDPC的母碼矩陣的行數確定隨機存儲器RAM的個數；

寫入模塊，用于依據每次輸入的信息比特以及每次從所述母碼矩陣每行所對應的RAM的RAM單元中讀取的數據比特，依次針對所述母碼矩陣中每行信息位的值，迭代寫入每行所對應的RAM的RAM單元中；

輸出模塊，用于直到每行中的最后一個信息位，輸出所述每行所對應的RAM的RAM單元中存儲的數據比特。

7.根據權利要求6所述的裝置，其特征在于，所述寫入模塊包括：

第一獲取模塊，用于根據所述母碼矩陣中的每行信息位的第一個值獲取每行對應的RAM的初始地址；

第一寫入模塊，用于從每行對應的RAM的初始地址開始，將輸入的信息比特與從每行對應的RAM的RAM單元中讀取的數據比特進行運算后獲取的運算結果寫入所述每行對應的RAM的RAM單元中；

迭代寫入模塊，用于根據每行中的下一個值，重復初始地址的獲取步驟，以及將下一次輸入的信息比特與依據上一個值寫入的數據比特進行運算之后獲得的運算結果迭代寫入所述每行對應的RAM的RAM單元中的步驟，直到每行中的最后一個信息位。

8.根據權利要求6或7所述的裝置，其特征在于，還包括：

第一讀取模塊，用于讀取依據每行中最后一個信息位寫入所述每行對應的RAM的RAM單元中的數據比特；

第二寫入模塊，用于將所述每行對應的RAM的RAM單元中的數據比特進行求和運算之后的求和結果寫入第二RAM中；

第二獲取模塊，用于根據每行對應的RAM和/或所述第二RAM的RAM單元中的數據比特獲取所述母碼矩陣的校驗位。