[發明專利]提高靜態隨機存儲器寫入冗余度的方法

無效

• 申請號: 201210138193.8
• 申請日: 2012-05-04
• 公開（公告）號: CN102646641A
• 公開（公告）日: 2012-08-22
• 發明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8244
• 分類號: H01L21/8244
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制備技術領域，更確切的說，本發明涉及一種提高靜態隨機存儲器寫入冗余度的方法、以及采用了該提高靜態隨機存儲器寫入冗余度的方法的靜態隨機存儲器制造方法。

背景技術

靜態隨機存儲器（SRAM）作為半導體存儲器中的一類重要產品，在計算機、通信、多媒體等高速數據交換系統中得到了廣泛的應用。圖1所示的是一個90納米以下的通常的靜態隨機存儲器單元的版圖結構，包括有源區、多晶硅柵、和接觸孔這三個層次。圖中區域1所標示出來的為控制管（Pass?Gate），該器件為一NMOS器件，區域2所標示出來的為下拉管（Pull?Down?MOS），該器件同樣為一NMOS器件，區域3所標示出來的為上拉管（Pull?Up?MOS），該器件為一PMOS器件。

寫入冗余度（Write?Margin）是衡量靜態隨機存儲器單元寫入性能的一個重要參數，圖2是一個靜態隨機存儲器器件在寫入時的工作示意圖，圖中4為控制管，5為下拉管，6為上拉管，假設節點7存儲數據為低電位（即存儲數據為“0”），相應的，節點8存儲數據為高電位（即存儲數據為“1”）。現在以向節點7寫入高電位而節點8寫入低電位為例，在寫入動作前，位線9會被預充到高電位，位線10會被預充電到低電位，寫入動作開始時，字線11打開，由于節點7初始存儲的數據為低電位，所以初始狀態時，上拉管6打開而下拉管5關閉。由于上拉管6和控制管4都是打開的，所以節點8的電位不再是“1”，而是位于某一中間電位。該中間電位由上拉管6和控制管4的等效電阻所決定。為了完成寫入動作，節點8的中間電位必須小于一定數值，即控制管4和上拉管6的等效電阻的比例必須要小于一定數值，中間電位值越低，靜態隨機存儲器單元的寫入冗余度就越大。如果增大上拉管6的等效電阻，就可以降低節點8的中間電位，從而增大靜態隨機存儲器單元的寫入冗余度。

隨著工藝代的進步，特別是在65納米以下工藝代中，會采用通孔刻蝕停止層應力工程來提高CMOS器件性能。對于PMOS器件而言，溝道中的壓應力，會對提高PMOS器件的空穴遷移率有益，因此可以采用產生壓應力的通孔刻蝕停止層的應力工程。但是，溝道中的壓應力會降低NMOS器件的電子遷移率，為解決這一問題，工藝中可采用鍺等元素離子，對NMOS器件區域的通孔刻蝕停止層進行轟擊，以釋放NMOS器件區域的壓應力。這樣，即可以使PMOS器件的空穴遷移率得到改善，又可以消除壓應力對NMOS器件的負面影響。特別的，對于SRAM中的上拉管，由于其為一PMOS器件，所以通常工藝中不會對其通孔刻蝕停止層采用鍺等元素的離子轟擊，上拉管6溝道中的壓應力被保持。

但是，根據現有技術的靜態隨機存儲器制造方法所制造的靜態隨機存儲器的寫入冗余度并不是特別理想，所以，希望能夠提供一種可有效提高靜態隨機存儲器寫入冗余度的方法。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種可有效提高靜態隨機存儲器寫入冗余度的方法、以及采用了該提高靜態隨機存儲器寫入冗余度的方法的靜態隨機存儲器制造方法。

根據本發明的第一方面，提供了一種提高靜態隨機存儲器寫入冗余度的方法，其特征在于包括：當采用壓應力通孔刻蝕停止層應力處理時，在消除NMOS器件區域的壓應力的元素離子注入工藝步驟中，打開上拉管區域以使其不覆蓋修改后的光刻膠，使得上拉管區域與NMOS器件區域一樣進行元素離子的注入，由此元素離子對上拉管區域的壓應力通孔刻蝕停止層進行轟擊。

優選地，襯底上的所有NMOS器件區域均未覆蓋修改后的光刻膠。

優選地，所述元素離子是鍺元素離子。

優選地，所述提高靜態隨機存儲器寫入冗余度的方法用于45nm及以下靜態隨機存儲器制備處理。

優選地，所述提高靜態隨機存儲器寫入冗余度的方法是通過邏輯運算實現的。

根據本發明的第二方面，提供了一種靜態隨機存儲器制造方法，其采用了根據本發明的第一方面所述的提高靜態隨機存儲器寫入冗余度的方法。

根據本發明，由于上拉管溝道中的壓應力被釋放，從而降低了上拉管空穴遷移率，增大了上拉管的等效電阻，提高了隨機存儲器寫入冗余度。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1示意性地示出了通常的靜態隨機存儲器單元的版圖結構。

圖2示意性地示出了靜態隨機存儲器單元的電路結構。

圖3示意性地示出了現有技術的工藝中釋放NMOS器件區域的壓應力示意圖。